[发明专利]一种能抑制电源噪声的低电压压控振荡器

说明书

技术领域

本发明属于锁相环技术中的压控振荡器领域，是一种能抑制电源噪声的低电源电压压控振荡器，能够改善锁相环的时钟抖动特性，适用于低功耗设计。

背景技术

压控振荡器是锁相环的重要组成部分，压控震荡器的输出时钟经过分频和锁相环的输入参考时钟比较，再经过鉴相、滤波，实现时钟相位锁定、时钟抖动过滤、频率综合等锁相环功能。压控振荡器的基本结构是环形振荡器，环形振荡器的振荡频率由输入的控制电压决定，理想情况下压控振荡器的输出时钟的振荡频率和控制电压成线性关系。压控振荡器产生的时钟的边沿出现在理想时间点的前后，这种边沿位置的不确定经过几个时钟周期的累加，反映到锁相环输出，会产生较大的时钟抖动。在数据通信领域，时钟抖动会使采样时钟和被采样的数据相位偏移，特别是在高速数据通信中，由于每个数据的采样时间窗口较短，时序上的偏差有可能使采样时钟的边沿错过数据采样窗口，产生误码，影响通信系统的稳定性。

压控振荡器输出的时钟抖动的主要来源是电源电压的噪声，这种噪声引起组成环形振荡器的各个延时单元延迟时间的不确定，导致振荡频率随电源电压而变化。开关电源产生的电压纹波是压控振荡器工作电源上噪声的主要来源之一；其次在芯片系统集成中，锁相环通常和大规模数字电路集成在一个芯片上，大量数字电路在工作中由于寄存状态的翻转向电源线注入大量的噪声。

为减小压控振荡器产生的时钟抖动，现行的方法通常是在芯片输入电源和环形振荡器之间插入一个源极跟随器，隔离来自电源的噪声。但是源极跟随器所消耗的电压裕量会使得现行压控振荡器在低电源电压下的实现变得困难，不利于低功耗设计；其次在采用先进的深亚微米技术甚至纳米技术工艺下，源极跟随器的主要元件NMOS晶体管在饱和工作区的输出电阻变小，对电源噪声的隔离效果并不理想。本专利发明了一种高效隔离电源噪声的新型滤波器结构，该结构消耗的电压裕量较小，利于压控振荡器在低电源电压下工作；本发明还克服了先进工艺下器件特性变差的缺陷，较好地阻隔来自电源的噪声。

发明内容

本发明是一种能抑制电源噪声的低电压压控振荡器，包含一个环形振荡器和一个电源噪声滤波器。所述环形振荡器的振荡频率由输入的参考电压控制，所述环形振荡器的偏置电压来自所述电源噪声滤波器的输出。由于所述电源噪声滤波器对于电源噪声的隔离作用，所述环形振荡器的振荡频率不受电源噪声的影响。

所述环形振荡器工作在负反馈模式，包含一串首尾相连的相同的延时单元，每个延时单元有一对差分输入端、一对差分输出端、一个电压控制端和一个电压偏置端，延迟单元的个数由实际应用所要求的振荡频率范围决定。每级延时单元的差分输入端和上级延时单元的差分输出端连接，每级延时单元的差分输出端和下级延时单元的差分输入端连接，这样首尾相连形成环形电路。所有延时单元的电压控制端短接在一起，电压控制端的电压来自外部输入信号，控制每个延时单元的延迟时间。电压偏置端接所述电源噪声滤波器的输出端。

所述延时单元电路结构包括第一和第二PMOS晶体管和第一至第四NMOS晶体管。所述第一和第二PMOS晶体管的源极短接在一起，和所述电压偏置端连接，第一和第二PMOS晶体管的栅极分别作为延时单元的正相输入端和反相输入端，第一和第二PMOS晶体管的漏极分别作为延时单元的反相输出端和正相输出端。第一和第二NMOS晶体管的漏极分别接反相输出端和正相输出端，其栅极短接，并作为所述延时单元的电压控制端，其源极均接地。第三和第四NMOS晶体管的漏极分别接反相输出端和正相输出端，其栅极分别接正相输出端和反相输出端，其源极分别接地。第三和第四NMOS晶体管构成交叉耦合结构，形成一个负电阻，与第一和第二NMOS晶体管并联。

所述电源噪声滤波器包含一个PMOS晶体管、一个运算放大器和一个电平转换器。所述电平转换器一端和所述电压控制端相连，另一端和所述运算放大器的反相输入端连接，所述电平转换器实现电平的变化，用来升高电压控制端输入的电压。所述运算放大器的输出端接所述PMOS晶体管的栅极，正相输入端和所述PMOS晶体管的漏极相连，所述PMOS晶体管的源极接电源电压，所述PMOS晶体管的漏极作为所述电源噪声滤波器的输出。所述运算放大器和PMOS晶体管构成一个负反馈环路，使所述电源噪声滤波器的输出稳定在电平转换器的输出电压，实现抑制电源电压的噪声。

附图说明

图1所示为现行压控振荡器结构。

图2所示为一种现行延时单元电路结构。

图3所示为本发明提出的能抑制电源噪声的压控振荡器结构。

具体实施方式