[发明专利]半导体器件

说明书

相关申请的交叉引用

通过引用将2011年2月25日提交的日本专利申请No.2011-39295的公开包括说明书和权利要求书、附图以及摘要整体并入在此。

技术领域

本发明涉及在应用到诸如功率MOSFET(金属氧化物半导体场效应晶体管)或MISFET(金属绝缘体半导体场效应晶体管)的半导体器件(或半导体集成电路装置)的器件结构时有效的技术。

背景技术

美国专利No.6916745(专利文献1)公开了一种沟槽栅极型(trench-gate type)垂直沟道功率MOSEFT等，其中在栅电极和位于其上的源电极之间进行电分离的层间绝缘膜具有比栅电极的宽度大的宽度。

日本专利公开No.2002-158233(专利文献2)、日本专利公开No.2002-158352(专利文献3)、以及日本专利公开No.2002-158354(专利文献4)公开了一种通过利用设置在层间绝缘膜中的多晶Si侧壁作为源区的一部分以及半导体衬底中的源区(其在下文中将被称作“衬底中源区”)(其设置在该衬底的表面中)来降低沟槽栅极型垂直沟道功率MOSFET的开态(on-state)电阻的技术。

Kenya Kobayashi以及其他三人所著“Sub-micron Cell Pitch30V N-channel UMOSFET with Ultra Low On-state resistance”，Proceedings  of the  19^th International Symposium on Power Semiconductor Devices & ICs，May 27-30，2007，Jeju，Korea(非专利文献1)公开了一种作为具有降低的开态电阻的结构的埋入式层间绝缘膜型沟槽栅极型垂直沟道功率MOSFET等，其中有源单元区域中的半导体衬底的上表面与层间绝缘膜的上表面基本处于相同的高度层级；并且沟道的宽度几乎等于层间绝缘膜的宽度。

[专利文献1]美国专利No.6916745

[专利文献2]日本专利公开No.2002-158233

[专利文献3]日本专利公开No.2002-158352

[专利文献4]日本专利公开No.2002-158354

[非专利文献1]

Kenya Kobayashi以及其他三人所著“Sub-micron Cell Pitch 30V N-channel UMOSFET with Ultra Low On-state resistance”，Proceedings of the 19^th International Symposium on Power Semiconductor Devices &ICs，May 27-30，2007，Jeju，Korea。

发明内容

沟槽栅极垂直沟道型功率MOSFET等具有低开态电阻的优点。然而，随着近来小型化的发展，开态电阻中的波动已经造成问题。另外，从结构的观点来看，小型化的限制已经造成问题。这些问题不仅是对于功率MOSFET或具有类似结构的IGBT(绝缘栅型双极晶体管)的问题，而且是对于其中已经在单个芯片上集成了CMOS(互补金属氧化物半导体)或类似物及其功率有源元件的集成电路(所谓的Dr.MOS)也是重要的问题。

为了克服这些问题而提出了本发明。

本发明的一个目的是提供具有高可靠性的半导体器件。

本发明的上述目的及其它目的以及新颖的特征从此处的说明以及附图中将变得清楚明了。

接着将简要描述在此公开的本发明中的典型性的发明的摘要说明。

根据本申请的发明之一是一种半导体器件，其具有沟槽栅极垂直沟道功率有源元件，诸如沟槽栅极垂直沟道功率MOSFET，其中层间绝缘膜和沟槽被调节为具有基本相等的宽度并且源区部分地由多晶硅部件构成。

接着将简要描述在此公开的发明当中可以从典型性的发明中获得的优点。

在具有沟槽栅极垂直沟道型功率有源元件(诸如，沟槽栅极垂直沟道型功率MOSFET)的半导体器件中，层间绝缘膜和沟槽形成有基本相等的宽度，并且同时，源区的一部分由多晶硅部件制成，从而可以更容易地实现器件的小型化。

附图说明

图1是示出了作为本申请的每一个实施例的半导体器件的主要应用领域的用于计算机的DC-DC转换器的电路配置的示意电路图；