[发明专利]CMMB字节解交织装置及方法有效
申请号: | 201210010282.4 | 申请日: | 2012-01-13 |
公开(公告)号: | CN103209046B | 公开(公告)日: | 2017-10-31 |
发明(设计)人: | 李刚 | 申请(专利权)人: | 上海华虹集成电路有限责任公司 |
主分类号: | H04L1/00 | 分类号: | H04L1/00 |
代理公司: | 上海浦一知识产权代理有限公司31211 | 代理人: | 戴广志 |
地址: | 201203 上海*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | cmmb 字节 交织 装置 方法 | ||
1.一种CMMB字节解交织装置,其特征在于,包括:
一输入单元,将LDPC译码器输出的比特流数据,按照字节交织器的位序组成字节数据;
一输出单元,对输出数据进行缓存,然后按照传输要求的数据格式输出;
一存储器接口控制单元,接收所述输入单元输出的字节数据,将其送入接收机芯片外存储器;从所述接收机芯片外存储器获取数据并供里德-所罗门RS译码器使用,且将该里德-所罗门RS译码器的译码结果写回所述接收机芯片外存储器;从所述接收机芯片外存储器获取数据,且将该数据送入所述输出单元;
一控制器单元,对所述输入单元、输出单元以及存储器接口控制单元进行控制,使整个字节解交织的过程正常工作;根据信道状况动态调整里德-所罗门RS译码器的工作方式,在高信噪比信道条件下停止里德-所罗门RS译码器的工作,在低信噪比信道条件下启动里德-所罗门RS译码器的工作;
设LDPC译码器的最大迭代次数为N,当LDPC译码器的迭代次数小于N/factor时,表示信道条件好,即为高信噪比信道,否则为低信噪比信道;其中,factor表示调节参数,取值范围为[1,N]。
2.如权利要求 1所述的CMMB字节解交织装置,其特征在于:所述存储器接口控制单元控制接收机芯片外存储器的读写过程,其支持静态随机存储器SRAM、双倍速率同步动态随机存储器DDR、第二代双倍速率同步动态随机存储器DDR2和第三代双倍速率同步动态随机存储器DDR3单独或片内集成存储器。
3.一种CMMB字节解交织方法,其特征在于,包括如下步骤:
步骤1、在控制器单元的控制下,低密度奇偶校验码LDPC译码器输出的数据输入到输入单元,并按照字节解交织器的位序组成字节数据;将该字节数据通过存储器接口控制单元按照列顺序方式写入接收机芯片外存储器;根据不同交织模式,写满一个MI×240字节存储空间后,完成一次字节解交织装置的写入;
步骤2、在完成一次字节解交织装置的写入后,根据信道状况动态调整里德-所罗门RS译码器的工作方式;在高信噪比信道条件下停止所述里德-所罗门RS译码器的工作,在低信噪比信道条件下启动所述里德-所罗门RS译码器的工作;在所述控制器单元的控制下,所述接收机芯片外存储器的数据通过存储器接口控制单元送入所述里德-所罗门RS译码器中进行译码,译码结果通过所述存储器接口控制单元写回接收机芯片外存储器;
设LDPC译码器的最大迭代次数为N,当LDPC译码器的迭代次数小于N/factor时,表示信道条件好,即为高信噪比信道,否则为低信噪比信道;其中,factor表示调节参数,取值范围为[1,N];
步骤3、在所述控制器单元的控制下,按照列顺序,所述接收机芯片外存储器将数据送到输出单元;该输出单元对输出数据进行缓存、然后按照传输要求的数据格式输出。
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