[发明专利]一种静电放电保护电路及包括该保护电路的显示装置

说明书

技术领域

本发明涉及显示领域，特别是一种静电放电保护电路及包括该保护电路的显示装置。

背景技术

静电放电(Electro-Static Discharge，ESD)保护电路是显示装置的重要组成部分，可以保证显示装置在生产、运输及工作过程中免受静电伤害。图1为现有技术中显示装置内部阵列及周边ESD保护电路的结构示意图。参见图1所示，在正常工作时，数据(Vdata)线11或栅极(Vgate)线12仅有很小的漏电流流向栅极高电平(VGH)线14和栅极低电平(VGL)线15；当有ESD发生时，Vdata线11或Vgate线12的正电荷会通过ESD保护电路13迅速向VGH线14释放，负电荷会通过ESD保护电路13迅速向VGL线15释放，其中，VGH线14和VGL线15上的电平分别为栅极扫描信号的高电平和低电平。

图2为现有技术中ESD保护电路的结构示意图，参见图2所示，图1中的ESD保护电路13包括两个增强型的P型薄膜晶体管M1和M2，以Vdata线11为例进行说明。薄膜晶体管M1的栅极与Vdata线11相连、源极与Vdata线11相连、漏极与VGH线14相连；薄膜晶体管M2的栅极与VGL线15相连、源极与VGL线15相连、漏极与Vdata线11相连。在正常工作时，Vdata线11上的电平在VGH线14上的电平和VGL线15上的电平之间，此时Vdata线11不会有正向电流向VGH线14和VGL线15释放，只有极微弱的反向漏电流向VGH线14和VGL线15释放。在发生ESD时，当Vdata线11上有正电荷积累时，Vdata线11上的电平高于VGH线14上的电平，薄膜晶体管M1反向导通，将Vdata线11上的正电荷释放到VGH线14上；当Vdata线11上有负电荷积累时，Vdata线11上的电平低于VGL线15上的电平，薄膜晶体管M2反向导通，将Vdata线11上的负电荷释放到VGL线15上，以保证显示装置内部阵列不受静电伤害。

目前，氧化物薄膜晶体管具有迁移率高、均匀性好及成本低等优势，发展迅速，但现有的制作工艺决定氧化物薄膜晶体管只能为耗尽型的薄膜晶体管，如果将耗尽型的薄膜晶体管应用于图2所示的ESD保护电路，则会导致在正常工作时，Vdata线11向VGH线14和VGL线15释放大量的电流，造成显示装置内部阵列不能正常工作，甚至可能会损坏外部驱动电路。

发明内容

本发明实施例提供一种ESD保护电路及包括该保护电路的显示装置，用以利用耗尽型薄膜晶体管实现静电释放，降低ESD保护电路的成本。

本发明实施例提供的一种ESD保护电路，用于将信号线积累的静电荷释放到第一电平线或第二电平线，该保护电路包括：耗尽型的第一薄膜晶体管、耗尽型的第二薄膜晶体管、耗尽型的第三薄膜晶体管及分压单元，其中，

所述第一薄膜晶体管，漏极与所述第一电平线相连，栅极与所述信号线相连，源极与所述第二薄膜晶体管的栅极以及所述分压单元相连；

所述第二薄膜晶体管，漏极与所述第一电平线相连，栅极与所述第一薄膜晶体管的源极相连，源极与所述信号线相连；

所述第三薄膜晶体管，漏极与所述信号线相连，栅极与第三电平线相连，源极与所述第二电平线相连；

所述分压单元，连接所述第一薄膜晶体管的源极和所述第二电平线，且

所述第一电平线、所述第二电平线、所述第三电平线的电平依次降低或升高。

所述分压单元包括分压电阻或耗尽型薄膜晶体管。优选地，当所述分压单元包括耗尽型的第四薄膜晶体管时，则所述第四薄膜晶体管，漏极与所述第一薄膜晶体管的源极相连，栅极与所述第二电平线相连，源极与所述第二电平线相连。所述第四薄膜晶体管的有效沟道区宽长比小于所述第一薄膜晶体管、所述第二薄膜晶体管及所述第三薄膜晶体管的有效沟道区宽长比。

当所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管均为N型薄膜晶体管时，则所述第一电平线、所述第二电平线、所述第三电平线的电平依次降低。

当所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管均为P型薄膜晶体管时，则所述第一电平线、所述第二电平线、所述第三电平线的电平依次升高。

本发明实施例提供的一种显示装置包括上述任一实施例中ESD保护电路，该保护电路包括耗尽型的第一薄膜晶体管、耗尽型的第二薄膜晶体管、耗尽型的第三薄膜晶体管及分压单元，其中，

所述第一薄膜晶体管，漏极与第一电平线相连，栅极与信号线相连，源极与所述第二薄膜晶体管的栅极以及所述分压单元相连；