[发明专利]模拟/数字延迟锁定环

说明书

分案申请说明

本申请是申请日为2003年12月29日、申请号为200380107873.2(国际申请号为PCT/CA2003/002040)、题为“模拟/数字延迟锁定环”的分案申请。

技术领域

本发明涉及一种模拟/数字延迟锁定环。

背景技术

诸如同步动态随机存取存储器(SDRAM)和微处理器等许多设备接收由诸如晶体振荡器等外部时钟源所产生的外部时钟信号。通过设备上的输入端接收到的外部时钟信号通过缓冲电路树被路由到该设备内的各种电路。缓冲树在外部时钟和每一个被缓冲的时钟之间引入了公共延迟。

典型地，具有可调延迟线的延迟锁定环(DLL)用来通过对施加到缓冲树上的外部时钟信号进行延迟，使被缓冲时钟信号与外部时钟信号同步。所述DLL包括相位检测器，用于检测外部时钟信号和被缓冲时钟信号之间的相位差。根据所检测到的相位差，该DLL通过将适当的延迟添加到外部时钟信号上，使被缓冲时钟信号与外部时钟信号同步，直到被缓冲时钟信号(内部时钟)与外部时钟信号同相为止。可以将该DLL实现为模拟延迟锁定环或数字延迟锁定环。在模拟延迟锁定环中，使用电压受控延迟线来延迟外部时钟信号。

图1是现有技术的模拟延迟锁定环(DLL)100的方框图。该模拟DLL 100使内部时钟信号 KI与外部时钟信号CKE同步。外部时钟信号CKE与电压受控延迟线102相连，并且电压受控延迟线102与时钟树缓冲器108相连。将已延迟外部时钟信号CKE馈送到时钟树缓冲器108，其中将其传播到所述树的输出并施加到各个电路。通过时钟树缓冲器108的延迟造成了外部时钟信号CKE和内部时钟信号CKI之间的相位差。电压受控延迟线102通过或者增加或者减少延迟来调节外部时钟信号CKE的延迟，以同步外部和内部时钟信号。

为了确定延迟线中的适当延迟，时钟树缓冲器108的输出之一与相位检测器104相连，在相位检测器104中，将其与外部时钟信号CKE进行比较。相位检测器104检测内部时钟信号CKI和外部时钟信号CKE之间的相位差。由电荷泵106和环路滤波电容器112对相位检测器104的输出进行积分以提供针对电压受控延迟线(VCDL)102的可变偏置电压VCTRL 110。偏置电压VCTRL选择要由VCDL 102添加到外部时钟信号上的延迟量，以使内部时钟信号CKI与外部时钟信号CKE同步。

相位检测器104是D型触发器，其D输入与外部时钟信号CKE相连，而其时钟输入与内部时钟信号CKI相连。在内部时钟信号CKI的每一个上升沿上，相位检测器104的输出指示内部时钟信号的上升沿是在外部时钟信号的上升沿之前还是之后。

模拟DLL 100产生具有高精度的电压受控延迟。然而，模拟DLL的性能在频率范围上变动，这是由于利用电压受控延迟线所产生的延迟随着偏置控制电压VCTRL的变化非线性地改变。

图2是示出了图1所示的电压受控延迟线的非线性控制电压特性的曲线图。通常，设备支持较宽范围的外部时钟频率，在该范围内，为特定设备选定操作频率。在图2所示的示例中，该设备可以在点A和点C之间的任意频率处操作。所选的操作频率在点B处。

如图所示，该控制电压特性是非线性的：在控制电压范围的一端(点C)处是尖锐的而在相反端(点A)几乎是平坦的。该控制电压特性造成了在点C处的DLL不稳定性和在点A处的较长锁定时间。由偏置电压VCTRL来控制较宽范围的频率(延迟)。

再次参考图1，偏置电压VCTRL是电荷泵106的输出，大多数时间保持在高阻状态。在偏置电压信号VCTRL上的任意噪声干扰了模拟DLL100的输出。例如，如果模拟DLL正在点B处操作，则由于噪声所引起的较小电压变化(ΔV)造成了延迟的较大变化。因此，在从点C到点A的所示的较宽频率范围内，当正在点B处操作时，模拟DLL对噪声非常敏感。因此，该模拟DLL在较宽频率范围内并不稳定。

数字DLL没有模拟DLL的稳定性问题。然而，由于通过组合固定份额(quantum)(步幅)的延迟来提供延迟，因此数字DLL的精度与模拟DLL的精度同样高。延迟步幅越小，精度越高。然而，由于需要更多延迟元件来覆盖较宽的频率范围，因此步幅尺寸的减小引起了硅面积的相应增加。

发明内容

提出了一种在宽频范围上具有高精度、较好稳定性和快锁定时间的延迟锁定环。所述延迟锁定环为在宽频范围内操作的延迟锁定环，将更短锁定时间、较高精度和稳定性与较低能量消耗和较小硅面积组合在一起。