[发明专利]透过优化的重置状态降低储存元件中的泄漏

说明书

技术领域

本发明通常涉及半导体储存元件，尤其涉及一种透过优化的重置状态降低泄漏的方法及装置。

背景技术

电脑电路已从较简单基本的实施发展为复杂高速的设计。当代通信、计算及处理装置之速度、特征及功能的增加驱使电脑电路在许多区域中消耗较多的功率。此类功率密集型电路设计对于设计者已成为一个挑战，而对于消费者已成为一个问题，例如在移动装置中，此类功率密集型电路设计负面影响电池寿命。类似地，诸如桌上型电脑及笔记本电脑、电脑监控器等产品增加了其特征集、复杂性及速度。设计者试图透过开发正常运作期间以及用户不使用期间消耗功率较少的装置改善电池寿命及功率消耗问题。

通常，在电脑电路级，当代通信、计算及处理装置是基于标准的构建块装置例如锁存器、触发器、组合逻辑、缓冲器以及反相器、晶体管等。例如锁存器及触发器等储存元件保持现有的数据值并“钟控输入(clock in)”新的值。在诸如锁存器及触发器等储存元件中载入新值需要“切换”该锁存器及触发器，其为一例如对应时钟信号等在锁存器或触发器中载入新数据值的过程。当“切换”时，该锁存器及触发器处于主动工作中。不过，在一些时期中储存元件例如锁存器及触发器并不在切换。亦即，储存元件也在“静态”中花费时间，在该“静态”中，储存的数据值不发生改变。在此类“静态”期间，例如锁存器及触发器等储存元件及其各自的子组件易发生静态功率消耗或功率泄漏。漏电流是指处于“静态（亦即该储存元件不在“切换”时）”时由储存元件的一个或多个组件消耗的电流量。当储存元件不在切换时，其非主动组件持续消耗功率；由于消耗的功率基本被浪费，因此任意静态功率消耗都特别昂贵。可将此类静态泄漏看作是使储存元件上电保持于特定的电压及电流的成本。因此，需要设计以改善泄漏效率，从而降低该成本。为减轻该问题，当前使用标准储存元件的电路实施是出于总体操作考虑而设计，例如“堆叠”晶体管以降低泄漏，但此类设计仍受泄漏优化问题困扰。

类似地，储存元件具有与切换时间、时钟至输出(clock-to-output)时间、保持时间、设置时间等速度相关的特征，其可影响该储存元件所在电路路径的时序。为减少时序，当前使用标准储存元件的电路设计实施选择具有理想的时钟至输出、保持或设置特征的标准储存元件，以改善某些方面的电路路径时序，但此类设计仍受时序优化问题困扰。

发明内容

在本发明一实施例中提供一种方法。该方法包括选择储存元件，该储存元件包括经尺寸设置以降低静态漏电流的至少一储存元件组件；以及确定该储存元件的优选重置状态，其中，该优选重置状态是至少基于静态漏电流的该降低。该方法还包括设置该储存元件重置状态为该优选重置状态。

在本发明另一实施例中提供一种方法。该方法包括选择储存元件，其中，该储存元件包括经调整以增加该储存元件的速度或性能的至少其中一者的至少一储存元件组件。该方法还包括确定该储存元件的优选重置状态，其中，该优选重置状态是至少基于该储存元件的速度或性能的至少其中一者的该增加；以及设置该储存元件重置状态为该优选重置状态。

在本发明又一实施例中提供一种方法。该方法包括确定储存元件的优选重置状态，其中，该优选重置状态是基于漏电流降低、储存元件速度增加或储存元件性能增加的至少其中一者。该方法还要求设置该储存元件重置状态为该优选重置状态。

在本发明再一实施例中提供一种方法。该方法要求确定储存元件是否在静态中花费预定时间量；以及至少基于该储存元件于其中至少花费该预定时间量的该静态确定该储存元件的优选重置状态。该方法还要求至少基于该储存元件于其中至少花费该预定时间量的该静态设置优选重置状态。

附图说明

结合附图参照下面的说明可理解本发明，其中，附图标记中最左边的数字表示出现各该附图标记的首张附图。

图1显示依据一示例实施例采用储存方案包括图形卡的电脑系统的简单方块示意图。

图2显示依据一示例实施例经由网络连接的多电脑系统的简单方块示意图。

图3A至3B显示依据一示例实施例可用于硅芯片以及图1及图2所示装置的储存元件及储存元件阵列的简单示例图。

图3C显示依据一示例实施例用于生产半导体晶圆或产品的半导体制造厂的简单示例图。

图4显示具有对称尺寸的传统标准储存元件的详细示图。

图5显示依据一示例实施例优化泄漏、速度和/或性能之储存元件的详细示图。

图6显示依据一示例实施例图5的优化储存元件的一对交叉耦接反相器的详细示图。