[发明专利]纠错解码装置及纠错解码方法

说明书

技术领域

本发明涉及一种使用低密度奇偶校验（LDPC：Low-Density Parity-Check）码的纠错解码装置及纠错解码方法。

背景技术

近年来，作为发挥高纠错能力的纠错码，LDPC码正备受瞩目。LDPC码是以低密度的奇偶校验矩阵定义的纠错码。

LDPC码的纠错能力高且容易安装，因此正被探讨作为IEEE802.11n的高速无线LAN（Local Area Network，局域网）系统、数字广播系统或者大容量存储装置等中的纠错编码方式。

作为以往的LDPC码的解码装置，例如有专利文献1所示的解码装置。专利文献1中记载的解码装置是与多个校验矩阵对应的解码装置，以单位区域中包含边缘的方式划分校验矩阵。这里，所谓边缘，是指校验矩阵的元素“1”。在二进制表达的LDPC码的情况下，校验矩阵的元素为“0”或“1”。所谓矩阵的元素，是指矩阵的成分。并且，专利文献1中记载的解码装置通过保存存在于所划分的群组内的边缘配置信息，从而进行存储器容量的削减。另外，专利文献1中公开了使用边缘配置信息简化存储器与运算器间的连接的方法。

现有技术文献

专利文献

专利文献1：特开2007-215089号公报

非专利文献

非专利文献1：和田山正著“低密度パリティ検査符号とその復号法（低密度奇偶校验码及其解码法）”，トリケップス出版，2002年6月5日（P92-P99）

发明内容

发明要解决的问题

但是，上述以往的结构中，解码处理中的运算器的安装数必须为行权重×同时处理行数。因此，在构成与多个校验矩阵对应的解码装置时，需要能够应对行权重最大的校验矩阵的数量的运算器，从而存在电路规模增大的问题。

本发明鉴于此点而完成，其目的在于提供一种纠错解码装置及纠错解码方法，既能够共用电路以抑制电路规模的增大，又能够进行与多个编码率对应的LDPC解码。

解决问题的方案

本发明的纠错解码装置的一个形态是纠错解码装置，对于通过从多个编码率中设定的设定编码率进行了低密度奇偶校验编码的编码比特，使用与所述设定编码率对应的校验矩阵进行解码，该纠错解码装置包括：存储单元，存储接收所述编码比特而获得的似然；运算单元，使用所述似然及与对应于所述设定编码率的校验矩阵相应的部分矩阵，反复进行列处理及行处理以计算软判定值；以及判定单元，使用所述软判定值判定解码比特，其中，所述运算单元在所述设定编码率为第1编码率时，使用根据所述列处理中的解码对象的列数而从与所述第1编码率对应的第1校验矩阵中选择任意列组合而成的第1部分矩阵来作为所述部分矩阵，在所述设定编码率为编码率比所述第1编码率大的第2编码率时，使用根据构成所述第1部分矩阵的列数而从与对应于所述第2编码率的第2校验矩阵相应的分散校验矩阵中选择任意列组合而成的分散部分矩阵来作为所述部分矩阵，所述分散校验矩阵是扩展所述第2校验矩阵的行数，并将所述第2校验矩阵中的所述第2校验矩阵的行权重大的行的元素分散配置到该行与扩展行所得的矩阵。

本发明的纠错解码方法的一个形态是纠错解码方法，对于通过从多个编码率中设定的设定编码率进行了低密度奇偶校验编码的编码比特，使用与所述设定编码率对应的校验矩阵进行解码，该纠错解码方法是存储接收所述编码比特而获得的似然，使用所述似然及与对应于所述设定编码率的校验矩阵相应的部分矩阵，反复进行列处理及行处理以计算软判定值，并使用所述软判定值判定解码比特的方法，在所述设定编码率为第1编码率时，使用根据所述列处理中的解码对象的列数而从与所述第1编码率对应的第1校验矩阵中选择并组合而成的第1部分矩阵来作为所述部分矩阵，在所述设定编码率为编码率比所述第1编码率大的所述第2编码率时，使用根据构成所述第1部分矩阵的列数而从与对应于所述第2编码率的第2校验矩阵相应的分散校验矩阵中选择并组合而成的分散部分矩阵来作为所述部分矩阵，所述分散校验矩阵是扩展所述第2校验矩阵的行数，并将所述第2校验矩阵中的所述第2校验矩阵的行权重大的行的元素分散配置到该行与扩展行所得的矩阵。

由此，既能够共用电路以抑制电路规模的增大，又能够进行与多个编码率对应的LDPC解码。

发明的效果

根据本发明，既能够共用电路以抑制电路规模的增大，又能够进行与多个编码率对应的LDPC解码。

附图说明

图1是表示一例本发明的实施方式中的共用源的校验矩阵的图。

图2是表示一例上述实施方式中的共用源的部分矩阵的图。