[发明专利]用于集成电路设备的异构物理介质附件电路系统

权利要求书

1.一种集成电路上的物理介质附件(“PMA”)电路系统，包括：

第一多个收发机信道(“低速信道”)，每个收发机信道都被适配成收发具有第一相对低的串行数据比特速率的串行数据信号；

第二多个收发机信道(“高速信道”)，每个收发机信道都被适配成(1)收发可以具有比适配成收发的低速信道更高的串行数据比特速率的串行数据信号，或者(2)在接收的参考时钟信号上执行锁相环(“PLL”)操作以产生输出时钟信号；

PLL电路系统，用于根据又一接收的参考时钟信号产生又一输出时钟信号；

用于将所述高速信道之一所产生的所述输出时钟信号选择性地应用于所述高速信道中的另一个的电路系统；以及

用于将所述又一输出时钟信号选择性地应用于所述低速信道之一的电路系统。

2.根据权利要求1所述的电路系统，其中所述低速信道中的每个低速信道包括时钟和数据恢复(“CDR”)电路系统。

3.根据权利要求2所述的电路系统，其中所述低速信道中的每个低速信道中的所述CDR电路系统包括基于内插器的CDR电路系统。

4.根据权利要求1所述的电路系统，其中所述高速信道中的每个高速信道包括时钟和数据恢复(“CDR”)电路系统。

5.根据权利要求4所述的电路系统，其中所述高速信道中的每个高速信道中的所述CDR电路系统包括基于模拟的CDR电路系统。

6.根据权利要求4所述的电路系统，其中所述高速信道中的每个高速信道中的所述CDR电路系统包括基于压控振荡器(“基于VCO”)的CDR电路系统。

7.根据权利要求1所述的电路系统，其中所述集成电路附加地包括核心电路系统，并且其中所述PLL电路系统被适配成基于所述又一接收参考时钟信号产生由所述核心电路系统使用的时钟信号。

8.根据权利要求1所述的电路系统，进一步包括：

用于将所述输出时钟信号选择性地应用于所述低速信道之一的电路系统。

9.根据权利要求1所述的电路系统，进一步包括：

用于将所述输出时钟信号选择性地应用于尚未产生所述输出时钟信号的所述高速信道中的任何高速信道的电路系统。

10.根据权利要求1所述的电路系统，进一步包括：

用于将所述输出时钟信号选择性地应用于所述低速信道中的任何低速信道的电路系统。

11.根据权利要求1所述的电路系统，进一步包括：

用于将所述又一输出时钟信号选择性地应用于所述低速信道中的任何低速信道的电路系统。

12.一种集成电路(“IC”)上的物理介质附件(“PMA”)电路系统，包括：

第一多个低速接收机信道，每个低速接收机信道被适配成接收具有在第一相对低比特速率范围中的串行数据比特速率的串行数据信号；

第二多个高速接收机信道，每个高速接收机信道被适配成接收具有在第二相对高比特速率范围中的串行数据比率速率的串行数据信号，所述第二相对高比特速率范围至少包括比第一范围内中的任何比特速率大的一些比特速率；所述高速信道中的至少一个被附加地适配成在从所述IC外部的源接收的参考时钟信号上执行锁相环(“PLL”)操作以产生输出时钟信号；

用于将所述输出时钟信号选择性地应用于所述低速信道之一的电路系统；

用于将所述输出时钟信号选择性地应用于尚未产生所述输出时钟信号的所述高速信道之一的电路系统。

13.根据权利要求12所述的电路系统，进一步包括：

PLL电路系统，用于在从所述IC外部的源接收的又一参考时钟信号上执行PLL操作以产生又一输出时钟信号；以及

用于将所述又一输出时钟信号选择性地应用于所述低速信道之一的电路系统。

14.根据权利要求12所述的电路系统，其中所述低速信道和所述高速信道中每个包括时钟和数据恢复(“CDR”)电路系统。

15.根据权利要求14所述的电路系统，其中所述高速信道中的每个高速信道中的所述CDR电路系统包括基于压控振荡器(“基于VCO的”)的CDR电路系统。