[实用新型]一种时钟动态切换电路

说明书

技术领域

本实用新型整体涉及时钟动态切换电路，尤其涉及源时钟可以停止的时钟动态切换电路。 

背景技术

在如今的通信领域设备中，随着多频时钟越来越多地使用，通常有必要在设备的运行中切换时钟的来源。 

图1是现有的时钟动态切换电路的结构图。时钟动态切换电路包括第一时钟路径和第二时钟路径，并且第一时钟路径和第二时钟路径分别包含两个二输入与门和两个D触发器，第一时钟路径和第二时钟路径的输出端分别连接在二输入或门的输入端，该二输入或门的输出端即为时钟动态切换电路的输出。Sel信号连接到第二时钟路径，并且sel信号取反之后连接到第一时钟路径。 

时钟clk0连接到第一时钟路径的两个D触发器的时钟输入端，时钟clk1连接到第二时钟路径的两个D触发器的时钟输入端，并且第一时钟路径和第二时钟路径的第一个D触发器为上升沿触发，第二个D触发器为下降沿触发。 

当Sel信号发生变化，假设sel从0转变成1，则说明转变之前，动态时钟切换电路的输出为clk0，转变之后动态时钟切换电路的输出为clk1，源时钟为clk0，目的时钟为clk1，第一时钟路径为源时钟路径，第二时钟路径为目的时钟路径，并且当前dis0为0，dis1为1。Sel信号发生转变之后，dis0和dis1不会立即发生变化，首先对于源时钟路径的第一 个二输入与门，由于其中一个输入sel_n从1变为0，此二输入与门的输出立即从1变为0，并且该二输入与门的输出信号经过两级D触发器寄存之后，使dis0在sel信号转变之后经过clk0的一个上升沿和一个下降沿之后从0变为1，同时clk0的传播在此时停止。 

dis0从0变为1之后，目的时钟路径的第一个二输入与门的输出变为1，并且该信号经过目的时钟路径的两级D触发器寄存之后，启动目的时钟clk1的传播。 

由此可知，在原始的动态时钟切换中，从源时钟向目的时钟切换时，如果源时钟不存在，则在源时钟路径D触发器就无法触发，源时钟就不会停止传播，同时源时钟路径向目的时钟路径的反馈信号dis0/dis1就不会发生变化，导致目的时钟路径无法启动目的时钟的传播，因此时钟无法成功切换。 

实用新型内容

本实用新型的目的在于提供一种源时钟可以停止的时钟动态切换电路。 

根据一个实施例，实用新型公开了一种时钟动态切换电路，包括时钟同步电路、时钟选择器，其特征在于：所述时钟同步电路包括两个或更多个时钟路径，并且每个时钟路径分别由两个D触发器和一个锁存器级联构成；所述时钟选择器在选择控制信号的控制之下从两个或更多个时钟信号中选择源时钟信号和目的时钟信号；所述时钟选择器的输出连接到每个时钟路径上的每个D触发器的时钟输入端；以及每个时钟信号分别输入到各自的时钟路径上的锁存器的时钟输入端，并且所述源时钟信号输入到第一时钟路径上的第一锁存器的时钟输入端，并且所述目的时钟信号输入到第二时钟路径上的所述第二锁存器的时钟输入端。所述的时钟动态切换电路还包括复位生成器，所述复位生成器生成多个复位信号以分别输入每个所 述时钟路径是的锁存器的控制端。 

优选地，将所述选择控制信号输入所述第二时钟路径，将所述选择控制信号反相后输入所述第一时钟路径，并且每个时钟路径的输入端还接收全部其它时钟路径的反馈信号。 

优选地，所述复位生成器确定所述第一时钟路径的所述D触发器的输入端是否为0，并且所述第一锁存器的输出端是否为1。 

进一步优选地，如果所述复位生成器确定所述第一时钟路径的所述D触发器的输入端为0，并且所述第一锁存器的输出端也为0，则判断所述源时钟停在了低电平上；并且如果所述复位生成器确定所述第一时钟路径的所述D触发器的输入端为0，并且所述第一锁存器的输出端为1，则所述计数器清零并且接着所述复位生成器确定所述第一时钟路径的所述D触发器的输出端是否为0，并且所述第一锁存器的输出端是否为1。 

进一步优选地，如果所述复位生成器确定所述第一时钟路径的所述D触发器的输出端为0，并且所述第一锁存器的输出端为1，则判断所述源时钟停在了高电平上；并且所述计数器开始计数，在计数多个周期之后生成所述第一复位信号将所述第一时钟路径上的锁存器复位。 

进一步优选地，所述复位生成器确定所述第二时钟路径的所述D触发器的输入端是否为0，并且所述第二锁存器的输出端是否为1。