[实用新型]伪码发生器

权利要求书

1.一种伪码发生器，其特征在于：包括FPGA电路，所述FPGA电路的内部电路结构为：多块伪码产生电路1~n并联；命令解析控制电路、地址译码器分别与伪码产生电路1~n连接；命令解析控制电路与地址译码器连接。

2.根据权利要求1所述的伪码发生器，其特征在于：所述伪码产生电路1~n为相同的电路，伪码产生电路连接关系为：移位寄存器组Ⅰ与反馈控制电路Ⅰ连接，移位寄存器组Ⅱ与反馈控制电路Ⅱ连接，移位寄存器组Ⅰ、移位寄存器组Ⅱ、PN-ROM相并联；计数器组分别连接移位寄存器组Ⅰ、移位寄存器组Ⅱ、PN-ROM；移位寄存器组Ⅰ、移位寄存器组Ⅱ、PN-ROM和副载波生成器分别与选择器连接。

3.根据权利要求1所述的伪码发生器，其特征在于：所述命令解析控制电路的连接关系为：初始相位控制电路、副载波控制电路、伪码多项式控制电路、计数器相并联；初始相位控制电路、副载波控制电路、伪码多项式控制电路、计数器分别与控制寄存器组相连接。