[发明专利]一种延迟锁定环电路

说明书

技术领域

本发明涉及一种延迟锁定环(DLL)电路，特别涉及一种能够自调节的延迟锁定环电路。

背景技术

如图1所示，现有技术中的延迟锁定环(DLL)电路包括用于比较输入时钟信号Fref和反馈信号Fbck的相位关系以生成超前信号up(反馈信号超前输入时钟信号)和滞后信号dn(反馈信号滞后输入时钟信号)的相位比较器(PD)1、由所述超前信号up和滞后信号dn控制的电荷泵(CP)2、连接到电荷泵2的输出端并提供直流电压信号的滤波电容cap和用于该响应直流电压信号以对所述输入时钟信号Fref进行延迟生成所述反馈信号Fbck的压控延迟链(VCDL)3。

如图2所示，压控延迟链(VCDL)3中包括多个级联的延迟单元。延迟锁定环(DLL)电路工作时，相位比较器(PD)1通过比较其输入的输入时钟信号Fref和反馈信号Fbck的相位关系，并产生超前信号up和滞后信号dn来控制电荷泵(CP)2的充放电，从而改变电压Vctrl，最终改变压控延迟链(VCDL)3的延迟时间，实现调整反馈信号Fbck的相位信息的目的。当延迟锁定环(DLL)电路稳定的时候，输入时钟信号Fref和反馈信号Fbck的相位差可以视为“0”。一般情况下，需要反馈信号Fbck落后输入时钟信号Fref整整一个周期(2pi相位)，也就是压控延迟链(VCDL)3的延迟时间Td等于一个输入时钟信号Fref的时钟周期Tref。

在延迟锁定环(DLL)电路中，经常遇到以下两个问题：

1、如果延迟锁定环(DLL)电路初始化的时候，电压Vctrl高，会使得压控延迟链的延迟时间过小，可能会导致整个延迟锁定环(DLL)电路不能锁定；

2、如果延迟锁定环(DLL)电路初始化的时候，电压Vctrl过低，会使得压控延迟链的延迟时间过大，由于延迟锁定环(DLL)电路的相位比较器只是比较相位关系，可能会使压控延迟链的延迟时间Td＝N*Tref，而不是要求的Td＝Tref，会出现这种情况是因为压控延迟链的延迟时间Td＝N*Tref时，也会使得延迟锁定环(DLL)电路稳定。

现有技术的延迟锁定环(DLL)电路通常采用单独设计的上层系统来解决上述两个问题，以确保延迟锁定环(DLL)电路能够正常工作，当延迟锁定环(DLL)电路工作出错时，需要上层系统给出一个复位信号对延迟锁定环(DLL)电路进行复位，延迟锁定环(DLL)电路才能再次正常工作，这对上层系统的设计提出了要求，设计难度增大。

发明内容

本发明针对现有技术中存在的上述问题提供了一种延迟锁定环电路，以解决现有技术中的延迟锁定环电路工作出错时无法自动调整，只能依靠上层系统给出一个复位信号才能使电路正常工作的问题。

为了解决上述问题，本发明提供了一种延迟锁定环电路，包括用于比较输入时钟信号和反馈信号的相位关系以生成超前信号和滞后信号的相位比较器、由所述超前信号和滞后信号控制的电荷泵、连接到电荷泵的输出端并用于提供直流电压信号的滤波电容和用于响应该直流电压信号以对所述输入时钟信号进行延迟生成所述反馈信号的压控延迟链，所述延迟锁定环电路还包括检测电路、压控电流源和开关，其中，

所述检测电路配置为判断所述压控延迟链的延迟时间与所述输入时钟信号的时钟周期之间的大小关系，并输出用于控制所述压控电流源和开关的控制信号；

所述压控电流源配置为接收所述控制信号，并根据所述控制信号调整其输出电流的大小以抬升或降低所述直流电压信号；

所述开关位于所述电荷泵的输出线路上，其配置为接收所述控制信号，并根据所述控制信号闭合或断开。

作为优选，所述检测电路具体配置为当所述延迟时间大于或等于所述时钟周期的8/7倍时所述控制信号控制所述压控电流源增大其输出电流并控制所述开关断开，当所述延迟时间小于或等于所述时钟周期的6/7倍时所述控制信号控制所述压控电流源减小其输出电流并控制所述开关断开，当所述延迟时间大于所述时钟周期的6/7倍且小于所述时钟周期的8/7倍时所述时钟周期时所述控制信号控制所述开关闭合。