[发明专利]修正布局图案的方法以及制作光掩膜的方法

说明书

技术领域

本发明涉及一种修正布局图案的方法以及制作光掩膜的方法，尤其是涉及一种对于与导线图案相重叠的接触孔图案进行修正的修正布局图案的方法与制作光掩膜的方法。

背景技术

在半导体元件的制作工艺中，为了将集成电路(integrated circuits)的图案顺利地转移到半导体芯片上，必须先将一数据库中的电路图案利用电脑设计成一布局图案，再依据此布局图案来制作一光掩膜(photomask)，并且将光掩膜上的图案以一定的比例转移到半导体芯片上，也就是俗称的光刻(lithography)制作工艺。上述的布局图案的转移需要极为准确，以使与之前以及之后的其他制作工艺的图案相互对应，进而制造出精密的集成电路。

在光刻制作工艺中，将光掩膜上的标准图形转移至晶片表面时，由于易受到光刻机台对位精度状况的影响，而使转移至晶片表面的图形产生偏差，进而影响半导体装置的性能。尤其对多重金属内连线等堆叠的结构而言，当设计成与上、下层导线图案互相重叠的接触孔图案受到对位状况影响而有所偏差时，会使得有效的接触孔面积缩小，而影响到电性连结的状况。

在现有的修正布局图案的方法中，为了补偿光刻机台产生对位误差的影响，一般对于导线图案来进行修正，尤其是对预定有接触孔图案位置的导线图案进行局部的放大修正，以使得即便产生对位误差，接触孔图案与导线图案间的有效接触区域仍不会受影响。

再者，随着半导体电路的集成层次的快速增加，光刻制作工艺所要求的线宽也越来越小，各半导体元件间的距离也日益缩短。受限于目前光刻制作工艺所使用的曝光波长的物理限制，许多过小的间距无法仅通过单一次曝光而完成。因此，目前发展出一种双重曝光技术，将目标图案分解并经由两次的曝光制作工艺来完成。然而，在使用双重曝光技术时，由于导线图案间的 间距已与临界间距(critical space)非常接近，加上两次曝光间也存在对位误差的考量，故对现有的修正布局图案的方法产生许多限制，而无法达到所期望的修正效果。此外，一般使用双重曝光技术来定义接触孔图案时，往往会搭配自对准(self-aligned)方式来进行接触孔蚀刻，故接触孔的大小也不易通过蚀刻制作工艺再进行调整，因此如何对接触孔图案的设计进行调整也就显得格外重要。

发明内容

本发明的目的之一在于提供一种修正布局图案的方法以及制作光掩膜的方法，对于接触孔图案进行修正，以补偿曝光对位误差的影响。

本发明的一较佳实施例提供一种修正布局图案的方法，包括下列步骤。首先，提供一第一布局图案、一第二布局图案以及一对位误差值(mis-alignment value)。第一布局图案包括一第一导线图案，第二布局图案包括至少一接触孔图案，且接触孔图案与第一导线图案至少部分重叠。接着，通过一电脑系统检测接触孔图案与第一导线图案间的距离是否小于对位误差值。然后，自接触孔图案与第一导线图案间距离小于对位误差值的一对边扩大接触孔图案以取得一第一修正后接触孔图案。

本发明的一较佳实施例提供一种制作光掩膜的方法，包括下列步骤。首先，提供一第一布局图案、一第二布局图案以及一对位误差值。第一布局图案包括一第一导线图案，第二布局图案包括至少一接触孔图案，且接触孔图案与第一导线图案至少部分重叠。接着，通过一电脑系统检测接触孔图案与第一导线图案间的距离是否小于对位误差值。然后，自接触孔图案与第一导线图案间距离小于对位误差值的一对边扩大接触孔图案以取得一第一修正后接触孔图案。之后，将第二布局图案输出至至少一光掩膜。

本发明的一较佳实施例提供一种制作光掩膜的方法，包括下列步骤。首先，提供一第一布局图案、一第二布局图案、一第三布局图案、一对位误差值以及一临界间距(critical space)。第一布局图案包括一第一导线图案，第二布局图案包括至少一接触孔图案，且第三布局图案包括一第二导线图案以及一第三导线图案。接触孔图案与第一导线图案至少部分重叠，且接触孔图案与第二导线图案至少部分重叠。接着，通过一电脑系统检测接触孔图案与第一导线图案间的距离是否小于对位误差值。然后，自接触孔图案与第一导线 图案间距离小于对位误差值的一对边扩大接触孔图案以取得一第一修正后接触孔图案。之后，通过电脑系统检测第一修正后接触孔图案与第三导线图案间的一距离是否小于临界间距。然后，自第一修正后接触孔图案与第三导线图案间距离小于临界间距的一边缩小第一修正后接触孔图案以取得一第二修正后接触孔图案。第二修正后接触孔图案与第三导线图案间的距离大于或等于该临界间距。之后，将第二布局图案输出至至少一光掩膜。

附图说明