[发明专利]一种格雷码双边沿触发计数器

说明书

技术领域

本发明涉及一种逻辑电路中的计数器，尤其涉及一种格雷码计数器。

背景技术

传统的二进制计数器在工程应用中存在缺陷，在某些领域，如高稳定性的工程控制中难以保证计数的稳定性和唯一性，因为二进制计数器的每一次计数伴随着多位的翻转，在翻转过程中可能存在多种过渡状态，这些过渡状态会增加了计数结果的不确定性，如从011到100，三个比特都发生了翻转，如果每个比特变化的时间有偏差，就会出现如000,101,110等过渡态，这些过渡态在工业控制中会导致严重的工程事故，用在交通灯上则导致交通灯变化的不确定。

    而格雷码计数器成功的解决了二进制计数器的这一缺陷，格雷码计数器的计数原理是每次计数只有一个比特在翻转，保证了计数结果的唯一性，消除了过渡态，以下是3位格雷码计数器和二进制计数器的计数码字比较。

传统的格雷码计数器有两种实现方式：一种是通过将二进制计数的码字作以下操作得到，对于模N的计数器：CNT[N-1:0]，

gray_cnt[N-1]=bin_cnt[N-1]不变，

gray_cnt[N-2]=bin_cnt[N-1]^bin_cnt[N-2]，

gray_cnt[M]=bin_cnt[M+1]^bin_cnt[M]，

gray_cnt[0]=bin_cnt[1]^bin_cnt[0]；

另一种是由N+1个触发器构成的N位格雷码计数器，第0位计数器在每个计数时钟沿反向，第一位触发器CNT[1]，当第0位触发器CNT[0]为1时，第一位触发器CNT[1]在计数时钟沿反向，第M位触发器CNT[M]，M为1<M<N的自然数，当第M-1位触发器CNT[M-1]为1，第0位触发器CNT[0]到第M-2位触发器CNT[M-2]全为0，第M位触发器CNT[M]在计数时钟沿反向，第N位触发器CNT[N]，当第0位触发器CNT[0]到第N-2位触发器CNT[N-2]全为0，第N位触发器CNT[N]在计数时钟沿反向。将第N位触发器CNT[N]到第一位触发器CNT[1]输出即得到N位格雷码计数器的输出。

在以上两种方式中，第一种由于二进制计数存在过渡态，所以转换后的格雷码也存在过渡态，第二种格雷码计数器可以得到不存在过渡态的格雷码计数结果，但只能针对单一时钟沿进行计数，增加了计数周期的长度。

发明内容

针对上述现有技术，本发明要解决的技术问题是提供一种在计数时钟上升沿和下降沿都会触发计数的格雷码双边沿触发计数器。

为了解决上述技术问题，本发明采用如下技术方案：一种格雷码双边沿触发计数器，模N的计数器由N+1组触发器组合构成，其中，每组触发器包括两个受控条件相异的锁存器；

所述锁存器包括正向输入端D和反向输入端DB、正向输出端Q和反向输出端QB，

第一组触发器为下降沿触发器，其中，第一锁存器的正向输出端Q和反向输出端QB分别连接第二锁存器的正向输入端D和反向输入端DB，第二锁存器的反向输出端QB与时钟信号经过异或门连接第一锁存器的反向输入端，异或门信号还经过非门连接第一锁存器的正向输入端；

其中第一锁存器的反向输出端QB经过一非门后作为触发器的反向输出端INV，第二锁存器的正向输出端Q作为触发器的正向输出端OUT；

第二组至第N+1组触发器为上升沿触发器，其中，第二锁存器的正向输出端Q和反向输出端QB分别连接第一锁存器的正向输入端D和反向输入端DB，第一锁存器的反向输出端QB与时钟信号经过异或门连接第二锁存器的反向输入端，异或门信号还经过非门连接第二锁存器的正向输入端；

其中第二锁存器的反向输出端QB经过一非门后作为触发器的反向输出端INV，第一锁存器的正向输出端Q作为触发器的正向输出端OUT；

每组触发器的反向输出和正向输出端分别处于触发器的两个时钟边沿，且反向输出提前正向输出半个周期；

第一组触发器输出计数器的CNT[0]位，第N组触发器输出计数器的第CNT[N-1]位，第N+1组触发器的输出作为第一组触发器的输入；

第二组触发器的输入由第一组触发器的反向输出与CNT[N+1]经或非门后得到；

第M级的输入由CNT[0]的反向输出和CNT[M-2:1]的正向输出以及第N+1级的反向输出经与非门后，将与非门的输出与M-1级触发器组合的反向输出经或非门后得到，其中M为2<=M<=N+1的自然数。