[发明专利]一种可控硅器件

说明书

技术领域

本发明涉及一种可控硅器件，特别是涉及一种可增加可控硅保持电流的可控硅器件。

背景技术

静电放电是在一个集成电路浮接的情况下，大量电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时100ns。此外，在集成电路放电时会产生数百甚至数千伏特的高压，这会打穿集成电路中的输入级的栅氧化层。随着集成电路中的MOS管的尺寸越来越小，栅氧化层的厚度也越来越薄，在这种趋势下，使用高性能的静电防护电路来泄放静电放电的电荷以保护栅极氧化层不受损害十分必要。

一般来说，静电放电现象的模式主要有四种：人体放电模式、机械放电模式、器件充电模式以及电场感应模式。对一般集成电路产品来说，一般要经过人体放电模式，机械放电模式以及器件充电模式的测试。为了能够承受如此高的静电放电电压，集成电路产品通常必须使用具有高性能、高耐受力的静电放电保护器件。

为了达成保护芯片抵御静电袭击的目的，目前已有多种静电防护器件出现，如二极管，栅极接地的MOS管，其中公认效果比较好的防护器件是可控硅(Silicon Controlled Rectifier，SCR)。

图1为一种现有可控硅的结构示意图，图2为图1之现有可控硅的横截面示意图。请一并参照图1和图2，可见，现有可控硅的结构如下：P型衬底(P-sub)上为阱区，阱区包括N阱(NW)和P阱(PW)，N阱和P阱上均有两个注入区，分别是N+注入区和P+注入区，其中N阱的N+注入区(N+ACT)设置在远离P阱的一端，P+注入区(P+ACT)设置在靠近P阱的一端，P阱的P+注入区(P+ACT)设置在远离N阱的一端，N+注入区(N+ACT)设置在靠近N阱的一端，所有注入区之间用浅壕沟隔离(STI)进行隔离，N阱的N+注入区和P+注入区接电学阳极(Anode)，P阱的N+注入区和P+注入区接电学阴极(Cathode)，N阱的N+注入区与N阱形成电阻Rnwell，N阱的P+注入区和N阱组成的PN结与N阱及P阱组成的PN结形成三极管T1，P阱的P+注入区与P阱形成电阻Rpwell，N阱和P阱组成的PN结与P阱及P阱的N+注入区组成的PN结形成三极管T2。。

然而，现有的这种可控硅结构却存在如下问题：由于N阱的N+注入区与N阱的接触面较小，导致N阱的电阻较大，同理，由于P阱的P+注入区与P阱的接触面较小，导致P阱的电阻较大，N阱与P阱的电阻较大从而使可控硅得保持(holding)电流较小，进而可控硅的Latch-up(闩锁)保护能力较弱。

综上所述，可知先前技术的可控硅器件存在N阱、P阱电阻大导致可控硅的Latch-up(闩锁)保护能力较弱的问题，因此，实有必要提出改进的技术手段，来解决此一问题。

发明内容

为克服上述现有技术的可控硅器件存在N阱、P阱电阻大导致可控硅的Latch-up(闩锁)保护能力较弱的问题，本发明的主要目的在于提供一种可控硅器件，其可以减小N阱与P阱的电阻，从而增加可控硅器件的保持电流，进而增强可控硅器件的Latch-up(闩锁)防护能力。

为达上述及其它目的，本发明提供一种可控硅器件，包括P型衬底，P型衬底上设有紧密相连的N阱与P阱，其中该N阱包含多个第一P+注入区及一第一N+注入区，除与该P阱相邻的一侧，每个第一P+注入区均被该第一N+注入区包围；该P阱包含多个第二N+注入区及一第二P+注入区，除与该N阱相邻的一侧，每个第二N+注入区均被该第二P+注入区包围。

进一步地，该第一N+注入区形成“E”字形。

进一步地，该第二P+注入区形成“E”字形。

进一步地，该些第一P+注入区与该第一N+注入区连接电学阳极；该些第二N+注入区与该第二P+注入区连接电学阴极。

与现有技术相比，本发明一种可控硅器件通过将N阱的P+注入区及P阱的N+注入区分割成小块，用N阱或P阱的引出脚将其围起来，以减小N阱与P阱的电阻，从而增加可控硅的保持(holding)电流，进而增强其Latch-up(闩锁)防护能力。

附图说明

图1为一种现有可控硅的结构示意图；

图2为图1之现有可控硅的横截面示意图；

图3为本发明一种可控硅器件之较佳实施例的横截面示意图；

图4为本发明一种可控硅器件之较佳实施例的等效电路图。

具体实施方式