[发明专利]一种测试DDR3数据有效窗口的方法和装置

说明书

技术领域

本发明涉及DDR3内存控制器领域，具体涉及一种测试DDR3数据有效窗口的方法和装置。

背景技术

在DDR3硬件设计中，由于PCB走线的差异，时钟到达各个数据线的时刻并不一致，这可能导致在同一时钟对各个数据线进行采样时会出现偏差的问题。在用fpga设计DDR3控制器时，都是通过fpga自带的延时模块调整采样时钟与数据之间的相位关系使时钟与数据线保持对齐。由于数据线较多，需要耗费大量的逻辑资源用于相位对齐以及数据有效窗口的查找，但是在fpga逻辑资源紧张的情况下，会出现设计时序无法满足对多个数据有效窗口查找的要求的问题。

在专利号为ZL200780041136.5、名称为“用于在FPGA上的DDR3应用的读取对准实现”的发明中，披露了一种在DDR3中使采样时钟与数据之间的相位相一致的方法，该方法利用fpga自带的延迟单元对DQ信号进行延迟采样，根据采样的结果，计算出窗口的大小。但是使用该方法会占用较多的fpga逻辑资源，在fpga工程较大、逻辑资源紧张的情况下会导致逻辑资源紧张，进而会造成布局布线困难，工程时序难以满足的问题。

发明内容

本发明的目的在于，提供一种测试DDR3数据有效窗口的方法，其改进之处在于，所述方法包括：计算DDR3的数据有效窗口大小，根据窗口大小设置DDR3控制器读数据采样时钟的相位，一般取公共窗口的中间值。记录P_min和P_max；其中，所述P_min为数据匹配采样时钟最小相位；所述P_max为数据匹配采样时钟最大相位。

本发明提供的优选技术方案中，所述方法包括如下步骤：

1.向DDR3内存段存储区域预写数据；

2.设置读采样时钟初始值；

3.回读比较数据，判断所述回读比较数据是否与写入的数据格式一致，根据判断的结果分别记录P_min和P_max。

本发明提供的第二优选技术方案中，所述DDR3内存读写操作以burst为单位，所述步骤1中预写的数据块的数目至少为一个burst。

本发明提供的第三优选技术方案中，所述步骤2中调整相位初始值的方式为自动调整或手动调整。

本发明提供的第四优选技术方案中，所述DDR3数据的窗口大小按照如下公式进行计算：(P_max-P_min)×5ns，其中，采样时钟频率为200MHz。

本发明提供的第五优选技术方案中，所述装置包括：预写-预读比较单元，所述预写-预读比较单元基于预写-预读比较的方式，计算出DDR3的数据有效窗口大小，根据窗口大小设置读数据采样时钟的相位，记录P_min和P_max；其中，所述P_min为数据匹配采样时钟最小相位；所述P_max为数据匹配采样时钟最大相位。

本发明提供的第六优选技术方案中，所述预写-预读比较单元包括：依次连接的数据预写入模块、采样时钟设置模块和相位记录模块；

所述数据写入模块用于向DDR3内存某段存储区域预写数据；

所述采样时钟设置模块用于设置读采样时钟初始值；

所述相位记录模块用于回读比较数据，判断所述回读比较数据是否与写入的数据格式一致，根据判断的结果分别记录P_min和P_max。

本发明提供的第七优选技术方案中，所述预写-预读比较单元以burst为单位对DDR3内存进行读写操作。

本发明提供的第八优选技术方案中，所述采样时钟设置模块调整相位初始值的方式为自动或手动。

与现有技术比，本发明提供的一种测试DDR3数据有效窗口的方法和装置，在不使用延时单元的情况下就可以完成数据有效窗口的测试，节省了fpga的逻辑资源，进一步保证了fpga工程设计的时序要求；而且不占用任何的IODELAY逻辑单元及逻辑资源；可在对DDR3内存的硬件设计之前，通过所述测试DDR3数据有效窗口的方法和装置测试出数据有效窗口大小，然后在对DDR3的硬件设计中直接根据测试得到的窗口大小设置DDR3控制器读时钟采样点位置，提高了硬件设计的效率，降低了PCB的布局布线难度。

附图说明

图1为本发明所述的DDR3数据有效窗口测试方法的流程图。

具体实施方式