[发明专利]采用电平和斜率检测的自定时电流积分方案

说明书

背景技术

当今的电子存储器（例如闪速存储器）由数百万存储器单元构成，每个分别被配置为存储一个或多个比特的数据（例如作为电荷）。从存储器单元中取出数据能够通过读取操作来实现，其中将存储器单元中存储的电荷提供给位线。为了节省功率，电荷在位线上生成小电压，其接着通过将位线电压中的小变化放大为全逻辑电压摆动（例如2.5V）利用感测放大器线放大为“1”或“0”。

传统的电压感测放大器通常将位线上的电压与基准偏置电压进行比较并将该电压差放大为全电源电平（例如VDD电压）。感测放大器可以配置为操作各种方法以感测在存储器单元中存储的数据，包括漏极侧感测和源极侧感测方案。在漏极侧感测方案中，感测电路耦合到与待感测的单元的漏极端子相关联的位线。作为对比，在源极侧感测方案中，感测电路耦合到与待感测的单元的源极端子相关联的位线。

附图说明

图1图示存储器单元架构的示例性实施例。

图2a是图示作为时间的函数充电的位线电压的信号图。

图2b是图示作为时间的函数充电的位线电压的信号图。

图3图示包括具有斜率检测构件的多个感测放大器的存储器系统的框图。

图4a图示配置为执行时域感测操作和斜率检测的存储器系统的框图。

图4b图示配置为执行时域感测操作和斜率检测的存储器系统的信号图。

图5图示包括配置为执行斜率检测的感测放大器的存储器系统的框图。

图6a图示配置为执行时域电平检测方案的感测放大器的框图。

图6b图示配置为执行时域电平检测方案的感测放大器的信号图。

图7a图示配置为执行时域电平检测方案和斜率估计的感测放大器的电路图。

图7b图示图7a中所示的感测放大器电路的仿真结果。

图8图示用于从存储器单元读取数据的示例性方法的流程图。

具体实施方式

现在将参考附图来描述要求保护的主题，其中相似的附图标记自始自终被用来指代相似的元件。在以下说明中，为了解释的目的，阐述了许多特定细节以便提供对所要求保护的主题的透彻理解。然而，可以显而易见要求保护的主题可以在没有这些特定细节的情况下实践。

为了高速感测（例如汽车应用），阵列结构和单元偏置方案尝试以最小的位线电容提供最大的读取电流。这可以通过使用位线的连续预充电来完成，位线的连续预充电提供能够用于预充电位线（例如从选定到取消选定）的峰值电流。例如，汽车应用提供高读取吞吐量，其通过对多个感测放大器（例如对多达280×4=1160个感测放大器）执行并行感测操作来实现。为了最小化预充电时间（例如将位线从0V状态提升到调节后的1.2V所花费的时间），需要非常快速地将存储器单元中存储的电荷提供给位线。这导致高电流以及非常高的di/dt，其能够协同布线和接合电感产生电阻压降（IR drop）问题以及在电源上的振铃（ringing）。此外，使用连续的预充电架构可以导致高位线电容，其用作缓冲电容器来降低在电源线上的高di/dt。

图1图示一种包括存储器单元的示例性存储器阵列100，所述存储器单元具有：浮栅晶体管102，配置为存储与数据状态相关联的电荷；以及单元选择晶体管104，连接到位线且配置为选择性地将数据状态耦合到位线。这样的存储器单元能够根据在浮栅上存储的电荷的量和极性而在两种不同的状态中操作：高阈值电压（V_T）状态和低阈值电压（V_T）状态（也就是存储器单元的阈值电压取决于在浮栅上存储的电子数量以及根据由单元提供的电流量来感测数据）。在高V_T状态中，与低数据状态相关联的电子被存储在浮栅上，导致V_T的漂移，其导致在读取单元时的高V_T/高电阻状态以及向位线输出的低电流。在低V_T状态中，高数据状态的存储对浮栅进行正极性充电，导致在读取单元时的低V_T/低电阻状态以及从浮栅输出的高电流。通常，为了实现快读取速度，闪速存储器应该在存在低位线电容的情况下具有高单元电流，从而提供良好信噪比（SNR）。因此，优选的是具有大的单元电流和小的失真（例如电容的充电电流）。