[发明专利]一种SOI和基于SOI的MOS器件及其制作方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，特别涉及一种绝缘层上硅和基于绝缘层上硅的MOS器件及其制造方法。

背景技术

众所周知，现代的集成电路(IC)工艺主要是在硅衬底的器件面上生长半导体器件，并将半导体器件组成电路。IC工艺中普遍采用的硅衬底是体硅(Bulk Silicon)，在体硅的器件面制作半导体器件遇到的主要问题有：制作金属氧化物半导体场效应管(MOS)器件过程中必须采用阱(根据阱内的多数载流子性质又分为N阱和P阱)的复杂隔离工艺。同时，在IC工艺向超大规模集成电路(VLSIC)发展的过程中，其取得快速发展的动力主要源于不断减小的半导体器件特征尺寸和不断增加的芯片面积，当半导体器件的特征尺寸减小到一定程度时会出现一系列问题，例如：半导体器件尺寸减小导致热载流子效应，因此需要降低工作时的电源电压。为了保证电路性能阈值电压也要随之降低，必然导致半导体器件在转换到关闭状态时漏电流的迅速增加；体硅中的寄生闩锁效应；由于半导体器件的特征尺寸减小，电源电压降低导致的软失效问题，降低了电路的抗干扰能力；以及半导体器件之间的隔离区所占芯片面积的比例增大造成的寄生电容增大的问题。

由此可见，采用与体硅类似的半导体衬底基体作为第一代硅衬底已经受到了多方面的挑战，于是提出半导体衬底基体中加入一层绝缘层，也就是绝缘层上硅(SOI，Silicon-On-Insulator)技术。如图1所示，以基于体硅100的SOI技术为例进行说明，SOI技术将体硅100分为三层，表面是一层很薄的顶层硅102(Top Silicon)，用于制造半导体器件，顶层硅102的厚度从200埃到几微米，取决与不同的应用；顶层硅102下方是依托在体硅100上的绝缘埋层(buried insulating layer)，这种绝缘埋层通常是二氧化硅，因此称为氧化埋层(BOX，Buried Oxide)101，BOX 101的厚度范围约为几百到数千埃；BOX 101下方是剩余的体硅部分。由于顶层硅102位于绝缘埋层上方也称为SOI。相比体硅100，由SOI作为硅衬底有如下优点，如能实现IC中半导体器件的介质隔离，无需采用阱的复杂隔离工艺，彻底消除在体硅100上制作MOS器件会出现的寄生闩锁效应；采用SOI技术制成的IC还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小等，特别适用于低压低功耗IC的制造。

对SOI结构研究已有20多年的历史，发展了多种SOI制造技术，其中包括：键合(Bonding)、激光再结晶、注氧隔离(SIMOX，Separation by Implanted Oxygen)、智能剥离(Smart-cut)以及最近发展起来的等离子浸没式离子注入技术(PIII)。SIMOX是目前最成熟的SOI制造技术，也是目前研究最多的形成SOI的方法。当今半导体制造的趋势是不断减小SOI的厚度，以此SOI作为衬底，在SOI的器件面制作半导体器件，例如MOS器件。

美国专利US2011/012136提出了一种基于SOI的MOS器件制作方法，下面以如图2所示的现有技术中基于SOI的MOS器件制作工艺流程图，说明现有技术中基于SOI的MOS器件制作详细步骤。

步骤01，图3为现有技术中基于SOI的MOS器件制作方法的步骤01的剖面结构示意图，如图3所示，半导体衬底基体的器件面上依次制作介质层301和辅助栅极302(dummy gate)。

本步骤中，所述半导体衬底基体可以是现有技术中广泛应用的几种半导体材料，例如：体硅、SOI和蓝宝石上硅(silicon-on-sapphire，SOS)中的任意一种。所述半导体衬底基体并不限于上述半导体材料，还可以是其他半导体材料，包括：硅、锗、硅锗合金、碳化硅、碳化硅锗合金以及其他III主族元素和V主族元素组成的半导体化合物。本实施例中以体硅300为例对现有技术进行说明。

本步骤中，首先，用沉积或氧化的方法在体硅300的器件面上制作介质层301，介质层301的厚度范围是2到10纳米，其材料是氧化硅和/或氮化硅；然后由光刻和反应离子刻蚀(RIE)等传统的形成栅极步骤，在介质层301上方制作dummy gate 302，具体的，dummy gate 302由多晶硅层303303和位于多晶硅层303上方的盖层304(例如氮化硅)两部分组成，其中，沉积形成多晶硅层303的厚度范围是10到100纳米，氮化或沉积形成盖层304的厚度范围是1到10纳米。所述介质层301和dummy gate 302的具体制作方法和步骤均为现有技术，不再赘述。