[发明专利]改善晶圆上栅极光刻关键尺寸均匀性的方法

说明书

【技术领域】

本发明涉及半导体制造领域，尤其涉及一种改善晶圆上栅极光刻关键尺寸均匀性的方法，还涉及一种电介质防反射涂层。

【背景技术】

在互补金属氧化物半导体场效应管(CMOS)芯片制造中，多晶硅(poly)栅的制程是一道非常重要的工序，多晶硅栅关键尺寸(poly CD)的大小会直接影响器件的各种电性参数。多晶硅栅关键尺寸的均匀性的控制因此变得非常重要。

一种传统的0.16微米栅极长度(LG)制程中，多晶硅栅光刻后关键尺寸的均匀性不好，尤其是在晶圆的边缘处，多晶硅栅关键尺寸比晶圆中心处小了10nm以上，导致在晶圆针测(Chip Probing，CP)的时候晶圆边缘出现特殊图案的漏电失效，严重影响产品良率和客户的信心，因此解决晶圆边缘漏电失效问题变的非常的重要。

目前为了解决晶圆边缘多晶硅栅关键尺寸偏小的问题，主要的做法是通过对多晶硅栅光刻工艺的程式(recipe)中参数的调试来控制，一般会调节光刻工艺中的焦距、NA(数值孔径)、sigma、能量、光刻胶厚度等参数来做改善。

但是这些参数的调整会影响到光刻胶轮廓(PR profile)和关键尺寸的大小，对光学临近效应修正(OPC)也会有相应影响，因此对光刻工艺程式中参数调整的方法成本高、效率低。

【发明内容】

基于此，有必要提供一种成本较低，效率高的改善晶圆上栅极光刻关键尺寸均匀性的方法。

一种改善晶圆上栅极光刻关键尺寸均匀性的方法，包括以下步骤：提供晶圆，在所述晶圆表面形成栅极层；在所述栅极层表面淀积氮氧化硅，形成电介质防反射涂层，所述电介质防反射涂层任意一处的厚度与目标厚度的偏差都小于2％；在所述电介质防反射涂层上涂敷光刻胶，曝光形成栅极的光刻图案。

优选的，所述电介质防反射涂层的厚度控制在内，N值控制在2.09～2.11内，K值控制在0.62～0.66内。

优选的，所述淀积为化学气相淀积，反应气体包括SiH₄，N₂O以及He，SiH₄的流量为69～89sccm，N₂O的流量为130～230sccm，He的流量为1800～2200sccm，所述淀积的反应压力为4～7Torr，所述淀积的反应功率为80～120W。

优选的，所述SiH₄的流量为75sccm。

优选的，所述N₂O的流量为210sccm。

优选的，所述He的流量为1900sccm。

优选的，所述淀积的反应压力为5.5Torr。

优选的，所述淀积的反应功率为95W。

优选的，所述淀积使用的机台型号为Producer。

还有必要提供一种改善后的电介质防反射涂层。

一种电介质防反射涂层，设于栅极层的表面，材质为氮氧化硅，所述电介质防反射涂层任意一处的厚度与目标厚度的偏差都小于2％。

上述改善晶圆上栅极光刻关键尺寸均匀性的方法，使用一种改善后的电介质防反射涂层(DARC)，通过改善DARC中SiON的厚度的均匀性，有效地控制和调整多晶硅栅极关键尺寸的均匀性，达到解决晶圆边缘漏电的目的。和传统的通过调整光刻程式的方法相比，不需重新制版及验证，缩短了良率改善的时间与成本。

【附图说明】

图1是一实施例中改善晶圆上栅极光刻关键尺寸均匀性的方法的流程图；

图2是一种使用AMAT5000机台传统工艺淀积SiON电介质防反射涂层后通过后续的工艺形成多晶硅栅极的晶圆多晶硅栅极关键尺寸随晶圆边距变化的曲线图；

图3是图2所示曲线与采用Producer机台及第一优选实施例的参数得到的相应曲线的比较图；

图4是SiON淀积工艺改善前后的厚度均匀性的曲线图；

图5是SiON淀积工艺改善前后的N值均匀性的曲线图；

图6是SiON淀积工艺改善前后的K值均匀性的曲线图；

图7是SiON淀积工艺改善前后晶圆的漏电失效数据图。

【具体实施方式】

为使本发明的目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。