[发明专利]多径对齐累加方法及装置有效
申请号: | 201110309616.3 | 申请日: | 2011-10-13 |
公开(公告)号: | CN103051357B | 公开(公告)日: | 2017-03-29 |
发明(设计)人: | 张林生;冯立国;洪思华 | 申请(专利权)人: | 中兴通讯股份有限公司 |
主分类号: | H04B1/711 | 分类号: | H04B1/711 |
代理公司: | 深圳市世纪恒程知识产权代理事务所44287 | 代理人: | 胡海国 |
地址: | 518057 广东省深圳市南山*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 对齐 累加 方法 装置 | ||
技术领域
本发明涉及通信技术领域,尤其涉及WCDMA(Wideband Code Division Multiple Access,宽带码分多址)系统干扰抵消处理过程中一种多径对齐累加方法及装置。
背景技术
WCDMA是第三代移动通信空中接口标准之一。WCDMA属于扩频通信,其采用双向闭环功控、发射和接收分集、RAKE接收抗多径衰落、卷积码和Turbo码信道编解码等技术。
在WCDMA系统中,移动通信信道与固定通信信道具有很大的区别,当WCDMA基带接收机移动时,接收机的天线收到的电磁波可由发射机天线发射后直线到达,也可以在发射机天线发射后,经过反射、衍射等多条路径延迟传播后到达,因此,接收机的接收信号具有很多的多径(finger)时延,这些多径结果互相干扰,形成无线信道的多径衰落。
在WCDMA基带接收机端,利用导频PN码的相关性,对接收信号中可分辨的多径分量分别进行跟踪、接收,输出基带信号并进行路径合并,这种接收信号的方式称为RAKE相关接收。RAKE相关接收对各多径分别进行相关解调,这些相关解调器也被称为多径接收器(RAKE fingers),然后,将这些多径接收器的输出进行合并,送入信道解码器进行后续处理。RAKE相关接收利用多径分量,等效的增加了接收到的发射功率,达到抗多径衰落的目的。
WCDMA接收系统中,利用RAKE接收得到的多径偏移信息和解调解码正确后的用户符号,结合信道估计值,对这些多径数据进行重构,恢复出其在无线信道中传播后、到达接收机端时的幅度和相位信息。然后将这些重构后的多径数据对齐到原始天线数据的系统定时进行累加,最终与原始天线数据进行相减,从而抵消掉这些已知的用户多径对未知(未解调解码正确)用户的影响,增加对剩余的未知用户解调解码正确的概率。此即被称为干扰抵消。
如图1所示,图1为四条用户多径数据相对系统定时之间的偏移(也可称为用户定时相对系统定时之间的偏移)示意图,其中,1个ip(可配置的相关长度)等于32个chip(码片)的相关长度(本文皆以32chip为例,而该相关长度可配置),ip0到ip7(8个ip是256chip,本为皆以256chip为例表示一条多径累加长度,该长度也可配置,各条多径串行累加)分别表示对应某条多径,在发射机端发出信号时,实际相对系统定时之间的偏移,即4条多径的ip0都是在系统定时ip0时刻发出的。将这些多径对齐到系统定时累加,需要按顺序进行:首先将对应该条多径偏移位置的存储数据读出,再累加,最后存回对应多径偏移位置。这些多径数据对齐到系统定时进行累加,需要解决对齐效率及累加冲突的问题。
现有的多径对齐累加方案中,一个时钟只能对齐累加一个最小单位1chip或4chip,其对齐累加效率低,且没有涉及流水线设计中,前后径对累加RAM(Random Access Memory,随机存储器)读写冲突的处理方式。
发明内容
本发明的主要目的在于提供一种多径对齐累加方法及装置,旨在提高WCDMA系统的多径对齐累加效率,解决前后径对累加RAM的读写冲突问题。
为了达到上述目的,本发明提出一种多径对齐累加方法,包括以下步骤:
接收重构后的用户多径数据;
通过用户定时与系统定时相互对齐的方式对所述用户多径数据进行对齐累加处理。
优选地,所述用户多径数据的对齐累加处理过程以流水线操作方式完成。
优选地,所述通过用户定时与系统定时相互对齐的方式对所述用户多径数据进行对齐累加处理的步骤包括:
获取用户多径数据相对系统定时的多径偏移;
在所述用户多径数据的两端,对应多径偏移小于一个ip内填0,构造对齐后的用户多径数据;
根据所述对齐后的用户多径数据,读出所述系统定时对应的存储位置的存储数据;
将读出的所述系统定时对应的存储位置的存储数据与所述对齐后的用户多径数据进行累加;
将累加后的用户多径数据写回至所述系统定时对应的存储位置。
优选地,该方法还包括:
通过高层控制调度的方式对所述用户多径数据进行对齐累加防冲突处理。
优选地,所述通过用户定时与系统定时相互对齐的方式对所述用户多径数据进行对齐累加处理的步骤包括:
将所述系统定时的存储空间构造为偶数ip存储单元和奇数ip存储单元,所述偶数ip存储单元和奇数ip存储单元分别包括若干存储位置,每个存储位置对应一个系统定时的时钟;
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