[发明专利]一种具有扫描链测试功能的芯片及测试方法

说明书

技术领域

本发明涉及芯片测试技术，特别涉及到一种具有扫描链测试功能的芯片及测试方法。

背景技术

在片上系统(System on Chip简称，SOC)芯片测试领域，扫描测试是一个最基础也是最重要的测试项。

扫描链的结构如附图1所示，寄存器REG的数据输入端通过选择器MUX在scan_enable控制信号的控制下连接到扫描数据输入(简称，scan_in)或组合电路；在扫描移位模式下，寄存器的数据输入端D连接到scan_in，扫描链中的前一个寄存器的输出端Q作为后一个寄存器的scan_in。扫描链的第一个寄存器的scan_in连接到该扫描链的扫描数据输入引脚SI，最后一个寄存器的Q端连接到该扫描链的扫描数据输出引脚SO；在扫描捕获模式下，各寄存器的数据输入端D连接到芯片内部的组合电路，图1中的PI为芯片组合电路的输入信号引脚、PO为芯片组合电路的输出信号引脚。

在芯片测试过程中，一般会设置多个测试模式，以在不同的模式下对芯片进行测试，另外，芯片中通常会集成大量完整的功能模块(简称，IP模块)，这些模块通常是在芯片设计中购买的知识产权，在芯片测试中，根据不同的测试需求，需要为这些IP模块配置不同的参数，测试模式及芯片内部的IP模块的参数通常利用芯片中的测试模式及芯片功能模块参数配置模块来配置。

芯片扫描测试的过程包括：

1、配置测试模式及芯片内部功能模块的参数(如，锁相环模块时钟频率等)，设定测试激励数据及激励信号。

2、寄存器测试，进入扫描移位模式，在扫描时钟(简称，ATE_CLK)控制下通过扫描链的SI将测试向量串行移入各寄存器，在扫描链的SO得到各寄存器数据输出端的值；通过对比输入与输出的数据检测扫描链中各寄存器是否存在缺陷；

3、如果寄存器测试结果正确，在扫描移位模式下将激励数据逐个按扫描时钟送入SI，配置扫描链上各寄存器Q端的初始值，寄存器Q端的输出同时也作为组合电路的输入信号；

4、切换到扫描捕获模式，将芯片组合电路的各输入引脚加上激励信号，并通过芯片内部实时时钟将组合电路的输出锁存到扫描链各寄存器的输出端；

5、切换到扫描移位模式，通过控制扫描时钟将扫描链各寄存器的输出端信号从SO引脚移位输出，与预先计算出的期望数据对比，即可检测出当前测试模式、功能模块参数配置及激励数据、激励信号条件下各组合电路是否正确。

通过配置不同的测试模式和/或芯片功能模块参数和/或激励数据和/或激励信号，可实现在不同的测试模式、芯片功能模块参数、激励数据、激励信号以及上述条件的不同组合下芯片的扫描测试。

由于芯片的引脚数量的限制，扫描测试中所需要的输入输出引脚一般都采用复用芯片功能引脚的方式。现有技术具有扫描链测试功能的芯片如附图2所示，包括：

测试模式及功能模块参数配置模块(IP CTL & Test CTL)、N条扫描链(扫描链1～扫描链N)，组合电路、测试控制引脚(简称，PDT)；每条扫描链链接芯片的两个引脚以及至少一个寄存器；测试模式及功能模块参数配置模块控制值输入端CTL1～CTLm与组合电路复用引脚PI1～PIm；在芯片扫描测试过程中，CTL1～CTLm所连接的引脚需要保持固定值以配置测试模式以及功能模块参数；

其中，扫描链条数N根据芯片所包括的寄存器的数量以及芯片引脚数量确定。

可以看到，现有技术在芯片扫描测试过程中需要复用大量的芯片引脚用于测试模式及功能模块参数配置，并且这些引脚在芯片扫描测试过程中必须一直保持固定的值以保持设定的测试模式及芯片功能模块参数，因此，在功能测试时，无法改变这些引脚所连接的组合电路的激励信号，从而造成芯片扫描测试过程中这些引脚所连接的组合电路无法得到完备的测试。

例如，对于移动终端的基带芯片进行扫描测试时，现有技术的测试装置用于测试模式及功能模块参数配置的引脚数量可能会多达十几个到几十个；这会大大降低芯片组合电路扫描测试的覆盖率。

发明内容

有鉴于此，本发明提出了一种具有扫描链测试功能的芯片，以提高芯片扫描测试中对组合电路测试的覆盖率。

本发明的技术方案是：

一种具有扫描链测试功能的芯片，包括测试模式及功能模块参数配置模块、组合电路和多条扫描链，其特征在于，还包括：

参数锁存触发器链，由多个触发器串接而成，用于接收并锁存测试模式参数及功能模块配置参数控制值；