[发明专利]显示面板驱动装置

说明书

技术领域

本发明涉及一种驱动显示面板的显示面板驱动装置。

背景技术

在搭载了液晶显示面板作为显示面板的液晶显示装置中，与包含多个扫描线、与扫描线分别交叉的多个信号线、以及形成于扫描线及信号线的交叉部的像素部的液晶显示面板一起，设置了显示面板驱动装置，该显示面板驱动装置包含：向多个扫描线分别提供选择信号的扫描线驱动器、以及向多个信号线分别提供像素数据信号的信号线驱动器。

目前已知将这种信号线驱动器分别分割成由半导体IC(integrated circuit：集成电路)芯片构成的多个驱动器IC后构筑而成(例如，参照专利文献1的图2)。这些驱动器IC通过沿各驱动器IC形成的电源线、以及共同连接到电源线上且形成在各驱动器IC间的传递布线10被级联连接。传递布线10用于经由各驱动器IC来传送像素数据信号、时钟信号和各种控制信号。各驱动器IC(例如，参照专利文献1的图3)与经传递布线10中的时钟线CLK和缓冲器4提供的时钟信号同步地，取入像素数据信号，并提供给控制逻辑块CT。控制逻辑块CT将对应于该像素数据信号的驱动电压提供给液晶面板的信号线。

这里，在各驱动器IC内，经缓冲器4提供的时钟信号经缓冲器8及时钟线CLK提供给下一级驱动器IC。即，该下一级驱动器IC中，经缓冲器4取入从前一级驱动器IC经时钟线CLK提供的时钟信号，再经缓冲器8及时钟线CLK，将其提供给下一级驱动器IC。

如上所述，若通过级联连接多个驱动器IC来经由各驱动器IC传送时钟信号，则时钟信号的占空比将缓慢变化。因此，担心前一级驱动器IC与后一级驱动器IC中时钟信号的占空比会不同。

因此，在各驱动器IC中，为了在使时钟信号的占空比维持恒定的状态下传递到下一级驱动器IC，而设置了占空因数调整器(参照专利文献1的图3)。作为这种占空因数调整器，提出使用了PLL(Phase-locked loop：锁相环)电路(参照专利文献1的图4)、DLL(delay Locked Loop：延迟锁定环)电路的占空因数调整器(参照专利文献1的图7)。根据搭载了PLL电路及DLL电路的占空因数调整器，按照每个驱动器IC将对从前一级驱动器IC提供的时钟信号实施了波形整形处理后的信号送出到下一级驱动器IC。从而，能够在全部驱动器IC中使时钟信号的占空比维持恒定。

但是，因为PLL电路或DLL电路的电路规模大，所以产生导致功耗增加及成本高的问题。

专利文献1：特开昭63-226110号。

发明内容

本发明为了解决上述问题而做出，其目的在于提供一种显示面板驱动装置，不会导致功耗增加及成本增加，能够经由承担显示面板驱动的多个驱动器芯片的每一个向各驱动器芯片提供占空比稳定的时钟信号。

本发明的显示面板驱动装置具有信号线驱动器，向在多个扫描线与多个信号线的各交叉部具有像素部的显示面板的各所述信号线分别施加基于输入影像信号的像素驱动电压，其中，所述信号线驱动器由多个驱动器芯片构成，该多个驱动器芯片对应于将所述信号线分别分群为多个信号线群后的信号线群的每一个，且分别由时钟线级联连接，所述半导体芯片分别包含：像素驱动电压生成部，以对应于经所述时钟线提供的时钟信号的时序，向属于所述信号线群的信号线分别施加所述像素驱动电压；和时钟送出部，经所述时钟线，将经所述时钟线提供的时钟信号送出到下一级半导体芯片，所述时钟送出部具有：1/2分频电路，生成将提供的所述时钟信号的周期分频为1/2的分频时钟信号；延迟电路，生成使所述分频时钟信号延迟了规定延迟时间的延迟分频时钟信号；以及异或非门，在所述延迟分频时钟信号与所述分频时钟信号的逻辑电平彼此相同的期间中，生成具有第1电平的整形时钟信号，在彼此不同的情况下，生成具有第2电平的整形时钟信号，并经所述时钟线送出到下一级的所述半导体芯片。

发明效果

在本发明中，在分别级联连接的多个驱动器芯片的每一个中，将对提供的时钟信号实施如下波形整形处理后的信号送出到下一级驱动器芯片。即，在将提供的时钟信号的周期分频为1/2的分频时钟信号与使该分频时钟信号延迟了规定的延迟时间后的延迟分频时钟信号的逻辑电平相同的期间中，生成具有第1电平的时钟信号，在不同的情况下，生成具有第2电平的时钟信号，并将其送出到下一级驱动器芯片。由此，对提供的时钟信号实施彼此相邻的边沿部分之间的间隔被上述规定的延迟时间固定这一波形整形处理，将由该波形整形处理得到的整形时钟信号送出到下一级驱动器芯片。