[发明专利]一种采用应力记忆技术的NMOS器件制作方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种采用应力记忆技术(SMT，Stress Memorization Technique)的NMOS器件制作方法。

背景技术

目前，半导体制造工业主要在硅衬底的晶片(wafer)器件面上生长器件，以金属氧化物半导体场效应管(Metal-Oxide Semiconductor Field EffectTransistor，MOS)为例，MOS器件结构包括有源区、源极、漏极和栅极，其中，所述有源区位于硅衬底中，所述栅极位于有源区上方，所述层叠栅极106两侧的有源区分别进行离子注入后形成源极和漏极，栅极下方具有导电沟道，所述栅极和导电沟道之间有栅极电介质层。根据导电沟道中多数载流子的类型，将MOS分为多数载流子为空穴的PMOS和多数载流子为电子的NMOS。NMOS制作的具体步骤为：首先，将硅衬底通过掺杂分别成为以电子为多数载流子的(n型)硅衬底或以空穴为多数载流子的(p型)硅衬底之后，在n型硅衬底或p型硅衬底中制作浅沟槽隔离(STI)101，将硅衬底隔离为彼此独立的有源区；然后在STI两侧用离子注入的方法形成空穴型掺杂扩散区(P阱)102，接着在P阱102位置的wafer器件面依次制作由栅极电介质层104和栅极105组成的层叠栅极106最后在P阱102中分别制作位于层叠栅极106两侧的源极和漏极(图中未画出)，得到如图1所示的NMOS器件结构。NMOS器件结构还包括在层叠栅极106壁形成环绕层叠栅极106的氮氧化物(二氧化硅和氮化硅)侧墙(spacer)107，Spacer107一方面可以保护栅极，另一方面可以防止源、漏极注入与导电沟道过于接近而产生漏电流甚至源漏之间导通。同时，为减小栅极接触孔、源极接触孔和漏极接触孔的欧姆接触电阻，在源、漏极注入之后，会在栅极顶部以及源极、漏极上生长金属硅化物(如：镍化硅层或钛化硅层)，因此要求源、漏极区域的硅衬底表面的完整性不被破坏。

随着半导体制造技术的进步，半导体期间的特征尺寸也越来也小，所以面对的关于半导体器件的性能问题也越来越多，为了提高半导体器件性能，需要进一步提高栅极的拉应力，所以采用SMT对NMOS的栅极增加拉应力。

下面结合附图介绍采用SMT的NMOS制作方法。

结合图3～图5的现有技术的SMT制作NMOS的剖面示意图，详细说明如图2所示的现有技术中SMT的NMOS制作方法，具体步骤如下。

如图3所示，晶片的硅衬底中具有的STI101将硅衬底隔离成若干个有源区，在硅衬底两个相邻有源区的器件面分别具有制作完成的NMOS器件，其中，NMOS器件的结构包括：硅衬底中形成的P阱102，硅衬底器件面依次生长的栅极电介质层104和栅极105组成的层叠栅极106，以及包围层叠栅极106的侧墙107和分别位于层叠栅极106两侧硅衬底中的源极和漏极(图中源极和漏极未画出)。

步骤201、晶片器件面沉积阻挡层108，如图3所示；

在本步骤中，沉积的阻挡层为氧化硅层或氮氧化硅层，用于保护栅极及栅极侧壁层，并在后续刻蚀第一氮化硅层时作为刻蚀终止层存在。

步骤202、在阻挡层上方沉积第一氮化硅SIN层109；

本步骤中，晶片放置在炉管中，在晶片的阻挡层上方沉积第一SIN层109，得到如图4所示的NMOS器件剖面示意图。

步骤203、对晶片进行尖峰退火(spike anneal)和激光退火(laser anneal)110；

本步骤中，第一SIN层109的原子在spike anneal和laser anneal 110过程中重新排列得更加紧密，从而对NMOS栅极105施加更大的拉应力，得到如图5所示的NMOS器件剖面示意图。其中，第一SIN层109对NMOS的栅极施加的拉应力会增加NMOS导电沟道内电子的迁移率，提高NMOS的导电能力。

步骤204、去除第一SIN层109和阻挡层108，如图6所示；

在本步骤中，可以采用湿法或干法去除第一SIN层和阻挡层108，湿法刻蚀的刻蚀溶液可以对第一SIN层109和阻挡层108的刻蚀速率比大的刻蚀溶液，根据第一SIN层109的厚度和刻蚀溶液对第一SIN层109的刻蚀速率确定刻蚀时间。例如采用温度范围是100～250摄氏度的热磷酸溶液，选择湿法刻蚀时间范围是30秒～10分钟，保证完全去除第一SIN层109到阻挡层108；采用干法刻蚀时以阻挡层108为刻蚀停止层。