[发明专利]一种自动调节传输管与下拉管强度的8管存储单元

说明书

技术领域

   本发明属于集成电路设计领域，具体涉及的是纳米尺度CMOS工艺下静态随机存储器(Static Random Access Memory，SRAM)。

背景技术

随着大容量片上存储器需求的不断增加，在微处理器和SoC芯片中，存储器占芯片面积的比重越来越大，据ITRS预测，到2013年存储器将占到整个芯片面积的90%以上。SRAM是最重要的一类片上存储器实现技术。存储单元是SRAM的核心，直接决定了SRAM的性能和存储密度。6管存储单元由于晶体管数目少，面积小，在SRAM的设计中被广泛采用。

但随着工艺尺寸的缩小，6管SRAM面临着许多严峻的技术挑战。首先，工艺抖动引起器件工艺参数的变化以及相邻器件之间阈值电压的不匹配，这在小尺寸器件制造过程中是最易发生的。而对于SRAM来说，存储阵列通常采用最小尺寸的晶体管，这就使得存储阵列比逻辑电路更易受到器件工艺参数变化及阈值电压不匹配的影响。由于6管存储单元在执行读操作时，存在数据存储结点与位线的直流通路，使得数据存储结点很容易受到内部噪声的影响，从而发生读破坏。工艺参数变化及阈值电压的不匹配会导致存储单元静态噪声容限进一步减小，抗噪声能力减弱，稳定性变差。再者，电源电压的降低和NBTI(Negative Bias Temperature Instability)等二级效应越来越越严重，使得6管存储单元的稳定性进一步降低了存储单元的静态噪声容限。

为了提高6管SRAM单元在纳米尺度工艺下的稳定性，研究者们提出了很多改进方法。1)通过加大6管存储单元的下拉管强度来减少读破坏的发生，提高存储单元的读稳定性；2)采用动态字线等读辅助电路来降低读字线的电压，从而减弱传输管的强度，提高单元的读噪声容限；3)采用负位线电压等写辅助电路来增加传输管的强度，提高单元的写噪声容限；4)通过降低整个阵列的N阱电压或存储阵列的电源电压来提高存储单元的写操作稳定性；5)采用多电源电压技术或自适应电源电压技术来提高存储单元写或读操作的稳定性。但这些都是单一的提高读或是写的静态噪声容限，而且需要增加额外的读、写辅助电路，并以牺牲SRAM的性能为代价。

发明内容

针对6管存储单元在纳米级尺度工艺下稳定性变差的问题，本发明提出了一种可根据读写操作类型自动调节传输管与下拉管强度的8管存储单元。它具有静态噪声容限大，稳定性好，读写速度快等优点。

结合图1是该8管存储单元的电路结构所示，本发明的主要的技术思想是：

1、在由上拉PMOS管P1、上拉PMOS管P2、下拉NMOS管N1、下拉NMOS管N2、传输NMOS管N5和传输NMOS管N6构成的，并连接有存储单元的读写字线WL和作为互补位线的位线BL与位线BLB的标准6管存储单元结构上，增加可调节传输管与下拉管强度的NMOS管N3、NMOS管N4这两个晶体管，

    其中，N3的栅极接数据存储结点QB,漏极接数据存储结点Q，源极则接列选字线CL；而N4的栅极接数据存储结点Q，漏极接数据存储结点QB，源极则同样接列选字线CL。

2、当存储单元执行写操作时，读写字线WL为高，列选字线CL也置为高。如果此时存储单元执行写“1”操作，即Q点存储“0”，QB点存储“1”，位线BL置为“1”，位线BLB置为“0”，则NMOS管N3打开，NMOS管N4关断。此时， 位线BL与列选字线CL分别通过传输管N5和N3对Q点进行充电，相对于6管存储单元的写操作来说，这相当于增强了传输管N5的电流传输能力，增加了存储单元的写噪声容限，提高了存储单元写“0”操作的稳定性，并且传输管N5电流传输能力的增强同时也加快了存储单元写“0”操作的速度。同理，当存储单元进行写“0”操作时，NMOS管N4打开，NMOS管N3关断，传输管N6的电流传输能力通过NMOS管N4得到了增强，提高了存储单元写“1“操作的稳定性，同时加快了存储单元写“1”操作的速度。