[发明专利]提高FPGA存储器利用率的方法和装置

说明书

技术领域

本发明涉及以太网领域，尤其是一种通过长度变换提高FPGA内部存储器利用率的方法和实现该方法的装置。

背景技术

在利用FPGA做以太网引擎的硬件仿真时，常常会遇到很短很宽的FIFO的实现问题。

一种现有技术中，通过多块块状存储器在宽度上拼接来实现很大宽度FIFO的存储或者读取，这种方法由于仅仅是宽度上的拼接，所以对块状存储器长度(深度)上的利用率极低，且如果处理多个此类FIFO时，对于FPGA内部的块状存储器的资源占用很多，甚至，FPGA内部的块状存储器的数量没有办法满足实现此类FIFO所需数量。

另一种现有技术，是通过采用FPGA内部的查找表LUT拼接来实现较长宽度FIFO的存储或者读取，这种方法，由于地址线的扇出太大，会消耗大量的布线资源。

发明内容

针对上述技术问题，本发明的目的在于提供了一种提高FPGA内部块状存储器利用率的方法和装置。

相应的，所述提高FPGA存储器利用率的方法包括以下步骤：

S1、输入一原始数据；

S2、切分所述原始数据的宽度得到若干被切分数据，并将所述被切分数据存储于一块状存储器中；

S3、从所述块状存储器中读取所述被切分数据，将所述被切分数据拼接成所述原始数据进行输出。

本发明的进一步改进在于，在第一时钟域中，输入一原始数据；在第二时钟域中，切分所述原始数据的宽度得到若干被切分数据，并将所述被切分数据存储于一块状存储器中，所述第一时钟域比所述第二时钟域慢。

本发明的进一步改进在于，在第一时钟域中，从所述块状存储器中读取所述被切分数据，将所述被切分数据拼接成所述原始数据进行输出。

本发明的进一步改进在于，所述步骤S2中“切分所述原始数据的宽度得到若干被切分数据”具体为：将所述原始数据的宽度按照所述块状存储器的宽度切分成若干等份。

本发明的进一步改进在于，所述步骤S2中，所述第二时钟域对所述第一时钟域进行采样，当采样到所述第一时钟域的一个下降沿的同时，对写信号进行判断，若写信号有效，则完成切分所述原始数据的过程。

本发明的进一步改进在于，所述步骤S3具体为：按照原始数据的宽度，从所述块状存储器中连续读取若干组数据并依次拼接，得到所述原始数据。

本发明的进一步改进在于，所述步骤S3中，所述第二时钟域对所述第一时钟域进行采样，当采样到所述第一时钟域的一个下降沿的同时，对读信号进行判断，若读信号有效，则将所述被切分数据拼接成所述原始数据进行输出的过程。

相应的，所述提高FPGA存储器利用率的装置，该装置包括：

输入单元：用于输入一原始数据；

切分单元：用于切分所述原始数据的宽度得到若干被切分数据，并将所述被切分数据存储于一块状存储器中；

输出单元：用于从所述块状存储器中读取所述被切分数据，将所述被切分数据拼接成所述原始数据进行输出。

本发明的进一步在于，改进所述输入单元工作于第一时钟域，所述切分单元工作于第二时钟域，所述第一时钟域比所述第二时钟域慢。

本发明的进一步改进在于，所述输出单元工作于第二时钟域。

相较于现有技术，本发明的有益效果是：通过利用内部高速时钟进行FPGA内部数据总线的变换，实现存储器长度的变换，充分利用了FPGA内部块状存储器的长度和宽度的限制，提高了FPGA内部块状存储器的利用率，同时相关逻辑消耗较小。

附图说明

图1本发明提高FPGA存储器利用率方法的一实施例中流程图；

图2本发明提高FPGA存储器利用率方法的一实施例中宽度切分过程示意图；

图3本发明提高FPGA存储器利用率装置的模块示意图。

具体实施方式

以下将结合附图所示的各实施例对本发明进行详细描述。但这些实施例并不限制本发明，本领域的普通技术人员根据这些实施例所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。

如图1所示，以512D36W大小的双端口块状存储器为例，一种通过长宽变换提高FPGA内部存储器利用率的方法，包括以下步骤：

S1、输入一原始数据。在第一时钟域（一般为CLK），的一个上升沿输入一个原始数据；所述原始数据往往为一段很宽很浅的FIFO。