[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种利用化学机械研磨改善低k介电层与氧化物层之间底切现象的方法。

背景技术

在实施铜金属互连工艺的过程中，当形成一层低k介电层以后，在所述低k介电层上形成一硬掩膜层，作为后续蚀刻通孔的蚀刻终止层。当采用四乙氧基硅烷（TEOS）基体氧化物作为所述硬掩膜层时，需要预先对所述低k介电层进行氧等离子体处理，以改善所述低k介电层与TEOS基体氧化物之间的附着性。在所述氧等离子体处理之后，所述低k介电层的表面具有亲氧化物的活性。但是，在形成TEOS基体氧化物之后，采用湿法清洗工艺去除残留的聚合物时，所述低k介电层与TEOS基体氧化物之间会产生底切现象，如图1所示。这种现象会对后续的通孔蚀刻产生不利影响，使得通孔的形状无法满足设计要求。

因此，需要提出一种方法，以克服所述底切现象。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有铜扩散阻挡层；在所述铜扩散阻挡层上形成一低k介电层；对所述低k介电层进行氧等离子体处理；去除所述低k介电层的受损表层；在所述低k介电层上形成一硬掩膜层；对所述半导体衬底进行湿法清洗。

优选地，采用化学气相沉积法或旋涂法形成所述低k介电层。

优选地，采用化学机械研磨工艺去除所述低k介电层的受损表层。

优选地，研磨掉的所述受损表层的厚度为200-300埃。

优选地，采用等离子增强化学气相沉积工艺形成所述硬掩膜层。

优选地，所述硬掩膜层为TEOS基体氧化物层。

优选地，所述湿法清洗的清洗液为稀释的氢氟酸。

根据本发明，可以有效改善低k介电层与TEOS基体氧化物之间的底切现象。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为低k介电层与TEOS基体氧化物之间的底切现象的示意图；

图2A-图2D为本发明提出的利用化学机械研磨改善低k介电层与氧化物层之间底切现象的方法的各步骤的示意性剖面图；

图3为本发明提出的利用化学机械研磨改善低k介电层与氧化物层之间底切现象的方法的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明如何利用化学机械研磨改善低k介电层与氧化物层之间的底切现象。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

下面，参照图2A-图2D和图3来描述本发明提出的利用化学机械研磨改善低k介电层与氧化物层之间底切现象的方法的详细步骤。

参照图2A-图2D，其中示出了本发明提出的利用化学机械研磨改善低k介电层与氧化物层之间底切现象的方法的各步骤的示意性剖面图。

首先，如图2A所示，提供半导体衬底200，所述半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）等。作为示例，在本实施例中，半导体衬底200选用单晶硅材料构成。在所述半导体衬底200中形成有隔离槽，埋层，以及各种阱(well)结构，为了简化，图示中予以省略。

在所述半导体衬底200上，形成有各种元件，为了简化，图示中予以省略。在所述半导体衬底200上形成铜互连金属之前，需在所述半导体衬底200上形成一层铜金属扩散阻挡层201，阻止其向下层绝缘层（通常为低k介电层）的扩散。所述铜金属扩散阻挡层201可以是碳氮化硅（SiCN）层。采用化学气相沉积工艺形成所述铜金属扩散阻挡层201。