[发明专利]一种除法器及除法处理方法

说明书

技术领域

本发明涉及通信技术领域的数字信号处理电路，特别涉及一种除法器及其运算处理方法。

背景技术

现代数字信号处理过程中经常会涉及到两个有符号数的除法运算，而除法在硬件实现过程中十分困难，在某些算法中，通过巧妙的设计，除法可以转换成为移位运算来实现；但在更多的情况下，由于算法的本身原理，决定了必须完成具体两个数的除法运算。通信领域中，在进行算法资源分配的时候，不可以避免的需要FPGA来完成某些需要进行除法的计算。

在现有技术中，传统的基于FPGA实现除法的过程都会涉及中乘法运算，通过多次乘法迭代得到相除的结果。由于乘法计算比较消耗芯片的资源，对数据处理造成比较大的延迟，xilinx提供了除法的IPcore，但是对用户来讲只能在限定FPGA上使用，可移植性差，而且延迟较大，以被除数为八位的除法为例，小数取四位，需要16个时钟，而在高精度高位数的除法中，延迟更大。在另外的一些除法器中，两数相除，首先通过插值模拟结合查找表的方法得到除法的倒数，然后经过一次乘法运算得到结果。但由于插值精度和查找表精度的问题，实现过程比较复杂。

发明内容

本发明的目的是了解决现有的除法运算存在的问题，提出了一种除法器及其运算处理方法。

本发明的技术方案是：一种无符号数除法器，包括：判0单元，补零单元、移位单元、判断处理单元和结果处理单元，其中，

所述判0单元用于判断除数是否为0；

所述补零单元用于根据商需要保留的小数位数给被除数补零；

所述移位单元用于对除数进行左移运算；

所述判断处理单元用于根据所述移位单元的左移运算结果和所述补零单元输出的补零后的被除数进行循环判断，确定商的各位，并输入到所述结果处理单元；

所述结果处理单元用于根据所述判断处理单元的输出，输出除法的商。

针对上述无符号数除法器，本发明还提出了一种除法处理方法，假设所述除法的被除数A为N₁位，除数B为N₂位，商C需要保留的小数为N₃位，具体包括如下步骤：

S1.如果除数为0，则报错返回，否则在被除数A后面补N₃个零，即将A扩大为原来的倍，使得

S2.确定商C的最高位：将除数B左移N₁+N₃-1得到b₀，如果A≥b₀，则令A＝A-b₀，同时C的最高位为1；如果A＜b₀，则C的最高位为0；

S3.确定商C的次高位：将除数B左移N₁+N₃-2得到b₁，如果A≥b₁，则令A＝A-b₁，同时C的次次高位为1；如果A＜b₁，则令C的次高位为0；

S4.依次迭代运算，直到除数B左移0位，确定商C的最低位为止。

本发明还提出了一种有符号数除法器，包括：补零单元、位异或单元、判0单元，取绝对值单元、移位单元、判断处理单元和结果处理单元，其中，

所述判0单元用于判断除数是否为0；

所述补零单元用于根据商需要保留的小数位数给被除数补零；

所述取绝对值单元用于对除数和所述补零单元补零后的被除数取绝对值；

所述位异或单元用于根据被除数与除数的最高位确定商的最高位，并将结果输入到所述的结果处理单元；

所述移位单元用于对所述取绝对值单元取绝对值后的除数进行左移运算；

所述判断处理单元用于根据所述移位单元的左移运算结果和所述取绝对值单元取绝对值后的补零后的被除数进行循环判断，确定商的除最高位之外的余下各位，并输入到所述结果处理单元；

所述结果处理单元用于根据所述位异或单元和所述判断处理单元的输出，输出除法的商。

针对上述有符号数除法器，本发明还提出了一种除法处理方法，假设所述除法的被除数A为N₁位，除数B为N₂位，商C需要保留的小数为N₃位，具体包括如下步骤：

S1.如果除数B为0，则报错返回，对被除数A与除数B的最高位作异或，得到商C的最高位；

S2.在被除数A后面补N₃个零，即将A扩大为原来的倍，使得