[发明专利]灵敏放大器的控制电路及包括其的DRAM

说明书

技术领域

本发明属于DRAM(Dynamic Random Access Memory，动态随机存取存储器)技术领域，涉及DRAM的灵敏放大器的控制电路，尤其涉及一种包括上拉延迟电路与下拉延迟电路的灵敏放大器的控制电路。

背景技术

灵敏放大器(Sense Amplifier，SA)是存储器的核心组成部分，它的性能极大地关系到半导体的存储性能，特别是使用灵敏放大器作为读出放大器的DRAM的读取性能。

DRAM已经被广泛地应用于计算机等电子产品中，其技术发展周期较长，相对成熟。但是，由于DRAM是基于电荷来存储信息的存储器，其读操作相对较慢。随着对DRAM的速度的要求越来越高，当前的主要手段是通过对DRAM不断地按比例缩小(scaling down)来提高读速度。

通常地，DRAM包括存储阵列以及外围电路(用于实现读、写和刷新等操作的控制)，存储阵列同样是由多个存储单元按行和列的形式排列组成，每个存储单元被设置于相应耦合的位线和字线之间的交叉处。具体地，存储单元通常包括一个存取晶体管T(具有选通作用)和用于存储电荷的电容C。外围电路依据外部命令、通过对所选中的位线和字线偏置相应电信号，以实现对其中某一地址的存储单元的操作。

其中，DRAM的外围电路包括译码器(例如行译码器和列译码器)、位线驱动模块、位线驱动模块、逻辑控制模块以及读出放大器(例如灵敏放大器，SA)，读出放大器耦合至存储阵列上，其用于执行从/向被选择的存储单元读出/写入操作。读出放大器的输出同时还耦合至DRAM的I/O缓冲器中。在读操作过程中，读出放大器是否开始工作，由其使能控制信号来控制。

图1是现有技术的灵敏放大器的上拉信号与下拉信号的生成电路模块结构示意图；图2是图1中上拉信号生成单元101与下拉信号生成单元102的结构示意图。在该实例中，灵敏放大器的上拉信号SA_pu和下拉信号SA_pd分别由上拉信号生成单元101与下拉信号生成单元102根据外部激活信号ACT生成，从而控制SA是否启动。在此，上拉信号生成单元101与下拉信号生成单元102主要由反相器链构成。外部激活信号(ACT，Active Signal)(在这可以称为“读操作启动信号、读操作激活信号”等)可以是由外围电路的译码器输出。对于图1所示的SA控制电路，上拉信号、下拉信号各自由一串反相器构成，但是由于上拉信号和下拉信号分别要求高、低电平，所以反相器的级数是不同的，一个为偶数，一个为奇数。如果使级数不同的反相器链相匹配，也是可以的，但是各反相器的尺寸会不相同，当发生工艺波动时，各反相器延迟受波动影响不同，带来匹配的困难。这样的延迟不匹配，使得灵敏放大器的开启速度存在不确定性。进一步地，当这样的灵敏放大器用作DRAM的读出放大器时，也会降低DRAM的读操作的速度。

有鉴于此，有必要针对灵敏放大器提出一种新型的控制电路以产生延迟相匹配的上拉信号与下拉信号。

发明内容

本发明要解决的技术问题是，提高灵敏放大器的上拉信号与下拉信号的延迟的匹配程度。

本发明的一个方面，提供一种用于生成灵敏放大器的控制电路，所述控制电路包括用于生成所述灵敏放大器的上拉信号的上拉延迟电路，用于生成所述灵敏放大器的下拉信号的下拉延迟电路，其特征在于，所述上拉延迟电路的延迟与所述下拉延迟电路的延迟相匹配。

本发明提供的灵敏放大器的控制电路的一个优选实施例中，所述控制电路还包括第一延迟模块，所述第一延迟模块用于产生第一延迟，以使第一延迟与所述上拉延迟电路所产生的延迟的和匹配于所述灵敏放大器的外围电路部分的所产生的延迟。

本发明提供的灵敏放大器的控制电路的优选实施例中，所述上拉延迟电路的延迟与所述下拉延迟电路的延迟被匹配为相等。

较佳地，所述第一延迟模块由若干级串联的反相器组成的反相器链形成。

较佳地，通过设置所述反相器链的反相器的级数以调节所述第一延迟。

按照本发明提供灵敏放大器的控制电路的优选实施例，其中，所述灵敏放大器为锁存器型灵敏放大器。

按照本发明提供灵敏放大器的控制电路的优选实施例，其中，所述上拉延迟电路由第一反相器、或非门、第二反相器和第三反相器串联而成，所述下拉延迟电路由第四反相器、与非门、第五反相器、第六反相器、第七反相器和第八反相器串联而成，其中，所述第一反相器的输入、所述第四反相器的输入与所述与非门的另一个输入相连，所述第一反相器的输出与所述或非门的P1和N1的栅极相连，所述第五反相器的输出与所述或非门的P2和N2的栅极相连。