[发明专利]片上系统的IP模块与片上总线的通讯方法

说明书

技术领域

 本发明涉及一种半导体通讯方法，具体地说，涉及一种片上系统的IP模块与片上总线之间的通讯方法。

背景技术

片上系统SoC (system on chip)系统将原来由许多芯片完成的功能，集中到一块芯片中完成，但是它不是各个芯片功能的简单叠加，而是从整个系统功能和性能出发，用软硬件结合的方法，利用IP复用技术，在一个芯片上以一个或多个CPU为核心，实现复杂的功能。IP复用技术的关键是建立完整的片上总线（OCB，on-chip bus）通讯系统。片上总线是SoC设计中的关键，各IP与CPU之间的通讯是依靠片上总线实现的。这在时间长或是数据量大的应用时表现得尤为突出，这就对片上总线和IP之间的通讯有了很高的要求。如何高效快速的实现IP与处理器在SOC中的通讯就在于IP与片上总线的通讯方式。

片上总线与微机总线有许多相似之处，例如能够提供灵活多样的集成方法，提供确定的总线读写时序和总线宽度，可以将不同供应商的产品集中在一起设计。现有技术中，一般的IP与片上总线的通讯多是采用I²C总线方式或是并行的方式。采用I²C总线的数据传输方式对于时序要求较高，速度较慢，对于处理器占用时间较长。采用并行的数据传输方式则对于总线的资源占用较多，包括数据线地址线都需要总线自身进行控制。还有一种是采用桥（bridge）的方式，设计一种专用的桥接模块，在片上总线和IP之间进行通讯。这种方式适用于复杂的通讯方式，并非所有的IP都适用。

发明内容

本发明的目的是提供一种适用于各种片上系统的IP模块的快捷、高效、节省资源的IP模块与片上总线之间的通讯方法。

为达到上述目的，本发明采用的技术方案是：

一种片上系统的IP模块与片上总线的通讯方法，在所述的IP模块与所述的片上总线之间设置两组寄存器，所述的两组寄存器分别为控制寄存器、数据寄存器，

所述的片上系统的CPU发出的控制信号通过所述的片上总线加载至所述的控制寄存器，所述的控制寄存器控制所述的IP模块工作，工作结束后，所述的IP模块通过所述的控制寄存器向所述的CPU请求中断并将产生的数据写入所述的数据寄存器中，所述的CPU在合适的时候响应所述的中断，将所述的数据寄存器中的数据读进所述的CPU或放入所述的片上系统的片上存储器中。

优选的，所述的CPU为所述的控制寄存器、所述的数据寄存器分配地址，每个所述的IP模块的所述的控制寄存器与所述的数据寄存器具有相同的基地址和不同的偏移地址。

进一步优选的，所述的控制寄存器、所述的数据寄存器的长度分别为16位，且分为两个所述的地址。

优选的，所述的片上总线为C*BUS。

优选的，所述的控制寄存器包括

片选位CS_—，所述的IP模块的片选信号，低电平有效；

读使能位RD_，所述的IP模块的读有效信号，低电平有效；

转换信号位Convst_，所述的IP模块的转换信号，低电平有效；

全休眠/部分休眠式信号位PS/FS_，所述的IP模块的全休眠/部分休眠信号，PS/FS_=1，所述的IP模块进入部分休眠模式，PS/FS_=0，所述的IP模块进入全休眠模式；

中断使能位BIE，BIE=1，中断请求使能，BIE=0，中断请求禁止；

中断标志位BIF，BIF=1，申请中断，BIF=0，所述的IP模块工作，此时写1清0。

进一步优选的，当需要所述的IP模块工作时，所述的CPU的信号通过所述的片上总线加载至所述的控制寄存器，所述的转换信号位Convst_置0，中断使能位BIE使能，启动所述的IP模块的一个工作周期。

进一步优选的，所述的CPU响应所述的中断，首先清除所述的中断标志位BIF，再使能所述的片选信号、所述的读有效信号，将所述的数据寄存器中的数据读进所述的CPU或放入所述的片上系统的片上存储器中。

在本发明的一个实施例中，所述的IP模块为12位逐次逼近式的AD转换器。

所述的AD转换器接收所述的控制寄存器的信号后启动转换，所述的AD转换器的BUSY信号自动为高电平，转换正在进行，转换结束后，所述的BUSY信号变为低电平，并通过所述的控制寄存器向所述的CPU请求中断。

由于上述技术方案运用，本发明与现有技术相比具有下列优点：

1、本发明的通讯方法使得IP模块的工作速率与CPU的时钟无关，具有独立性；