[发明专利]指令取回装置、处理器和程序计数器加法控制方法

说明书

技术领域

本发明涉及指令取回(instruction fetch)装置。更具体地，本发明涉及用于预先取回包括分支指令(branch instruction)的指令序列的指令取回装置和处理器、与该装置和处理器一起使用的处理方法以及用于使计算机执行该处理方法的程序。

背景技术

为了使流水线化CPU(中央处理单元；或处理器)的处理能力最大化，理想地，应当使流水线内的指令保持流动而不受任何阻碍。为了保持这样的理想状态，需要把将被处理的下一指令从保存它的存储器位置预先取回到CPU或指令缓存中。然而，如果程序包括分支指令，则在分支指令被执行之前，无法清楚地标识出该分支指令之后的将被执行的指令的地址。因此，指令取回被暂停；流水线中断(pipeline stall)发生；并且指令执行的吞吐量下降。因此，许多CPU具有用于通过执行预取回来抑制流水线中断而不管因分支引起的不确定性的布置。

可通过简单硬件实现的典型预取回方案称为下一行预取回(参见日本专利No.4327237(图1))。这是一种用于按照指令被编程的顺序来预取回指令的技术。处理器从存储器取回指令的基本模式包括按照地址的升序顺序地访问存储器。因此，通过硬件的预取回构成了这样的一种尝试：将给定地址的指令存储到缓存中，并且然后在下一缓存行(cache line)也将被使用的假设下，也自动地存储下一缓存行。

发明内容

尽管上述下一行预取回可以利用简单硬件结构来实现，然而在不发生分支的假设下执行预取回的事实频繁地产生无用的预取回(称为预取回失误)。预取回失误的发生引起了这样的缺点：在丢弃预取回的指令并再次取回正确分支目的地的指令时使得CPU在其等待状态中停留了更长时间。另外，读写额外数据的需求使得要需要更多的存储器访问和更多的功耗。此外，频繁和无益的预取回导致了使数据路径上的流量拥塞恶化的问题。

减少预取回失误的另一尝试是使用称为分支预测的技术。鉴于下一行预取回涉及通过预测为从不发生分支来预取回下一行，分支预测的特征在于基于过去的历史来预测分支方向并且从预测出的地址预取回指令。分支预测是复杂的，并且需要使用包含大面积电路的硬件，该电路包括历史表。然而，通过分支预测获得的性能益处取决于预测算法的功效，许多这样的预测算法需要利用较大容量的存储装置和复杂的硬件来实现。当预测失败时，分支预测也要承担与下一行预取回所带来的不利方面类似的不利方面。大多数的实际程序具有比例失调的高比率的循环和处理其分支的例外，以使得分支预测的优点通常超过其缺点。尽管如此，一些应用是按照无论哪种预测算法可能被使用都难以提高其预测性能的方式来构成的。特别地，编译码应用往往会使除了对循环的预测以外的预测失误。在自然希望增加预测命中率的情况下，用于实现该目标的方案的电路正变得越来越大越来越复杂，并且可能不会带来与实际电路规模相当的性能改进。

与上面概述的仅在一个方向上执行预取回的技术相反，已提出了另一类型的技术，其涉及在分支的两个方向上预取回指令而不进行预测，以消除预取回失误。与分支预测技术相比，该技术能够通过增加有限量的硬件来免除流水线中断。然而，不仅将被存储用于预取回的数据量简单地加倍，而且必须一直读取无用数据。所导致的数据路径上的拥塞可能不利地影响性能；所增加的冗余电路使电路结构复杂；并且所增加的功耗是不可忽略的。

如上所述，现有的预取回技术具有其自己的优点(预期提高吞吐量)和缺点(增加了实现CPU的成本；分支预测处理的开销)。在这些技术的每种技术的成本和性能之间存在折衷。

本发明是鉴于上面的状况而作出的，并且提供了通过平均用于预取回指令的下一行预取回中所涉及的不利方面来提高吞吐量的创造性布置。

在实现本发明时，根据本发明的一个实施例，提供了指令取回装置以及表示其控制功能的程序计数器加法控制方法，该指令取回装置包括：程序计数器，被配置为管理程序中作为执行对象的指令的地址，在该程序中，属于多个指令序列的指令顺序地被放置；改变指示寄存器，被配置为指示对程序计数器上的递增值的改变；递增值寄存器，被配置为保存改变后的递增值；以及加法控制部件，被配置为使得如果改变指示寄存器指示了对程序计数器上的递增值的改变，则加法控制部件基于保存在递增值寄存器中的改变后的递增值来递增程序计数器，如果改变指示寄存器未指示对程序计数器上的递增值的改变，则加法控制部件按照每一指令字长度使程序计数器递增。上面的指令取回装置和程序计数器加法控制方法提供了这样的效果：在多个指令序列被布置为共同存在的情况中，使得程序计数器上的递增值以使得合适的指令序列被取回的方式被改变。