[发明专利]多核处理器、多核处理器的调试系统和调试方法

说明书

技术领域

本发明涉及一种多核处理器、多核处理器的调试系统及调试方法。

背景技术

多核处理器是指在一枚处理器芯片中同时集成两个或多个计算内核。相比于单核处理器，多核处理器具有更快的运算速率，更加高效的功率利用率等特点。但是，相比于单核处理器，多核处理器的调试确显得复杂。

现有技术中，比如CPU、DSP等单核处理器通常采用JTAG(Joint Test ActionGroup，联合测试行动小组)接口对其内部电路逻辑进行访问以便于对其进行调试。JTAG是一种用于芯片内部测试的且兼容IEEE1149.1的国际标准化协议。标准的JTAG接口一般具有模式选择TMS、时钟TCK、数据输入TDI和数据输出TDO，还可能包括一个可选的TRST，用于测试复位。JTAG对芯片进行测试的基本原理是，在芯片的处理器中定义一个测试访问端口TAP(Test Access Port)，JTAG仿真器通过该测试访问端口TAP对处理器内部节点进行测试。

对于多核处理器，由于其包含多个CPU和/或DSP等单核处理器，每个单核处理器均设置有属于自己的测试访问端口TAP，并且，各个单核处理器之间还通过外围逻辑电路连接，这些都导致多核处理器的联合调试变得复杂。

如图1所示为现有技术中一种采用串行方式对多核处理器进行调试时的连接图。从图中可以看出，多核处理器包含多个处理器核(也称IP)，分别是IP1、IP2、IP3和IP4，每个处理器核均设置有属于自己的测试访问端口TAP。各个处理器核的测试访问端口TAP采用菊花链式的连接方式，即上一级测试访问端口TAP的TDO接入下级测试访问端口TAP的TDI，JTAG访真器的TCK、TMS、TRST接入所有的TAP。虽然通过此种方式可以测试各处理器核之间的连通性却也存在如下缺陷，由于各处理器核之间为菊花链式的串联方式，调试系统对于单个处理器核的调试十分困难；如果一个处理器核的测试访问端口TAP无效，那么与其相连接的其它处理器核均不能被调试；另外，此种连接方式在时行调试时，需要对调试工具，也就是JTAG仿真器，进行较大幅度的修改。

如果各处理器核的测试访问端口之间采用并行的连接方式，则可以对任何处理器核进行调试。并行的连接方式是指将测试数据输入TDI连入所有的测试访问端口TAP，所有测试访问端口TAP的测试数据输出TDO都经过多选器反馈给JTAG仿真器。测试模式TMS信号通过多选器分流为多个TMS送入所有的测试访问端口TAP中，测试时钟TCK和测试复位TRST送入所有的测试访问端口TAP。

现有技术中，采用并联的连接方式时，在多核处理器的内部增加一个芯片级的测试访问端口TAP通道，该芯片级的测试访问端口TAP通道与所有处理器的测试访问端口TAP相连接。调试时，JTAG仿真器首先访问该芯片级的测试访问端口TAP通道，然后通过对该芯片级的测试访问端口TAP通道对单个处理器核进行调试。

如图2所示为通过增加TLM(TAP Linking Module)模块对多核处理器进行调试时的多个测试访问端口TAP的连接示意图。图示中，多核处理器包括多个处理器核(IP)，每个处理器核均设置有属于自己的测试访问端口TAP。另外地，该多核处理器还包括一个芯片级的TLM模块，该TLM模块设置有与JTAG仿真器相连接的TCK、TMS、TRSI和TDO接口，TLM模块还设置有SEL信号和ENA信号引脚，分别与所有测试访问端口TAP相连接。对应地，所有。调试时，TLM模块根据各个处理器核的TAP的SEL信号，对待测处理器核的TAP发出使能信号ENA，并把JTAG仿真器的测试信号TDI、TMS、TCK和TRST通过所述TAP传递给待测处理器核，并接收待测处理器核反馈的测试数据输出TDO。图2的结构通过增加TLM模块，并在TLM模块与处理器核的测试访问端口之间进行SEL和ENA通信，使待测处理器核接入JTAG仿真器的扫描链上，完成对单个处理器核的调试。其不足之片在于，需要改变测试访问端口TAP的设计，即增加关于SEL和ENA的设计。