[发明专利]电压保持电路

说明书

技术领域

本发明是关于一种电压保持电路，尤指一种延迟锁定回路电路的电压保持电路。

背景技术

请参考图1，图1为背景技术的延迟锁定回路(Delay-Locked Loop Circuit，DLL)电路10的方块图。延迟锁定回路电路10可产生与输入时脉信号同周期但较原输入信号延迟一周期的输出信号。延迟锁定回路电路10包括相位频率检测器(Phase Frequency Detector，PFD)11，电荷泵(Charge Pump，CP)电路12，电容13、电压控制延迟线路(Voltage Controlled Delay Line，VCDL)14以及延迟电路(dummy delay)15。相位频率检测器11接收输入时脉信号SI以及回授信号FB并根据所检测的两信号相位及频率差产生上信号SU以及下信号SD。电荷泵电路12接收上信号SU以及下信号SD并根据上信号SU以及下信号SD的逻辑状态而改变所产生的电流信号。电容13接收来自电荷泵电路12的电流信号并进行低通滤波产生直流电压VA。电压控制延迟线路14接收输入时脉信号SI以及直流电压VA并根据直流电压VA决定输入时脉信号SI所须延迟的时间。电压控制延迟线路14的输出信号SO经过延迟电路产生回授信号FB。

对于具有回授回路的延迟锁定回路电路，节点电压VA(例如：736mV)在回授回路因部份电路电源关闭及元件漏电流而失去时，将上升/下降到电压VDD/VSS。而在离开部份电路电源关闭状态后，节点电压VA将需要很多时间来重建回授回路以回到原来的电压(736mV)。然而，一般双通道动态随机存取记忆体(DDR DRAM)晶片大约会在离开部份电源省电模式后的2～10个时脉时间后回到正常操作。因此，保持节点电压VA的准位是非常重要的。但若在省电模式时维持回授回路，将消耗太多的电力。若使用类比至数位转换器(ADC)或数位至类比转换器(DAC)来保持节点电压VA会占用太大的晶片面积，而使用大电容则会产生很大的负载效应。另外，开关元件的漏电流也是需要考虑的问题。

发明内容

因此，本发明的目的在于提供一种电压保持电路。

本发明是提供一种电压保持电路，包括一运算放大器、一第一开关、一第二开关、一第三开关、一第四开关以及一电容。该运算放大器具有一正输入端，一负输入端，以及一输出端电性连接于该负输入端。该第一开关具有一第一端，一第二端电性连接于该运算放大器的正输入端，以及一控制端用来接收一第一控制信号。该第二开关具有一第一端电性连接于该第一开关的第一端、一第二端电性连接于该运算放大器的负输入端，以及一控制端用来接收一第二控制信号。该第三开关具有一第一端电性连接于该运算放大器的输出端、一第二端，以及一控制端用来接收该第一控制信号。该第四开关具有一第一端电性连接于该运算放大器的正输入端、一第二端电性连接于该第三开关的第二端，以及一控制端用来接收该第二控制信号。该电容具有一第一端电性连接于该第四开关的第二端，以及一第二端电性连接于一地端。当该第一开关以及该第三开关导通时，该第二开关以及该第四开关关闭；当该第一开关以及该第三开关关闭时，该第二开关以及该第四开关导通。该电压保持电路根据该第一控制信号以及第二控制信号操作于一第一阶段以及一第二阶段。当该电压保持电路操作于该第一阶段时，该运算放大器的正输入端电性连接于一节点，该运算放大器的输出端电性连接于该电容。当该电压保持电路操作于该第二阶段时，该运算放大器的正输入端电性连接于该电容，该运算放大器的输出端电性连接于该节点。该电压保持电路电性连接于一延迟锁定回路(DLL)电路。该延迟锁定回路电路包括：一相位频率检测器(PFB)；一电荷泵(CP)电路，电性连接于该相位频率检测器；一电容，电性连接于该电荷泵；一电压控制延迟线路(VCDL)，电性连接于该电荷泵；以及一延迟电路，电性连接于该电压控制延迟线路以及该相位频率检测器。该电压保持电路电性连接于该电荷泵。