[发明专利]用于在尺寸窄的栅极叠层内形成热稳定的硅化物的结构及方法

说明书

优先权声明

本申请要求在2009年11月4日向美国专利和商标局（United States Patent and Trademark Office）提交的，题目为“STRUCTURE AND METHOD TO FORM A THERMALLY STABLE SILICIDE IN NARROW DIMENSION GATE STACKS”的美国专利申请S/N:12/611,946的优先权，在此以引用的方式全文并入该专利S/N:12/611,946的内容。

技术领域

本发明一般地涉及集成电路的制造，并且特别地涉及前段工艺（Front-End of the Line）（FEOL）处理，以及更特别地涉及用于在具有窄的栅极长度的场效应晶体管（FET）中制造硅化物的方法及结构。

背景技术

在CMOS（互补金属-氧化物半导体）器件（例如，FET（场效应晶体管））的制造中，将硅化物用作触头材料是熟知的。硅化物给FET源极区/漏极区以及栅极导体提供了具有相对低的薄层电阻的材料，其中相对低的薄层电阻还会导致相对低的接触电阻。低的薄层电阻使得在硅化物内获得了良好的电流流动，而低的接触电阻允许了与用来连接布线层的触头（例如，钨插塞）的良好的电连接。典型的硅化物材料是NiSi。同样已知的是，合金元素（例如，Pt）可以被用来提高硅化物在后续的处理期间的热稳定性。但是，合金材料（例如，Pt）会增加硅化物的薄层电阻，并因此同样增加接触电阻。

例如，考虑形成CMOS器件的常规方法。图1示出了在处理的中间阶段的典型的CMOS FET。晶片100包括半导体衬底110，例如，Si、SiGe、绝缘体上硅（SOI）等。浅沟槽隔离（STI）区145被形成。栅极叠层125形成于衬底110之上，包括形成于栅极电介质115之上的栅极导体120，例如，多晶硅栅极导体。栅极叠层的侧壁由电介质间隔件140所覆盖。源极区/漏极区130形成于与栅极叠层125相邻的衬底内。

参照图2，金属薄层150沉积于晶片100的表面之上。例如，该金属薄层可以是适用于与下层的衬底110和栅极导体120内的半导体材料形成硅化物的金属。在本例中，可以使用Ni_1-xPt_x（x是合金百分比），其中包含Pt以提供热稳定性。

然后，晶片在例如250℃~450℃的温度下退火。Ni_1-xPt_x将与在栅极导体120和衬底源极区/漏极区130内的半导体（例如，Si）选择性地反应，以形成硅化物层155。Ni_1-xPt_x不会与电介质间隔件140或STI区145反应，从而硅化物层155是自对准的。该选择性的、自对准的硅化处理通常称为硅化工艺（salicide process）。所产生的结构示出于图3中。

然后，通过例如选择性湿法蚀刻来去除未反应的Ni_1-xPt_x金属，使Ni_1-xPt_x硅化物155留在栅极导体120和源极区/漏极区130之上，如图4所示。但是，尤其是在具有窄的（即，小于大约65nm的）栅极尺寸的器件中，在Ni_1-xPt_x硅化物155的上部155’会倾向于发生Pt的偏析。这具有增加硅化物的薄层电阻的缺点。例如，10%的Pt将会使硅化物的薄层电阻增加大约50%。

随着器件不断缩放为更小的尺寸，希望提供具有良好的热稳定性，同时还提供低的接触电阻和低的薄层电阻的硅化物。

发明内容

本发明提供了一种包括具有小于或等于65nm的宽度的窄的栅极叠层的集成电路，该栅极叠层包括硅化物区，该硅化物区含有在硅化物中远离硅化物的顶表面的且朝着由在栅极导体的侧壁上的间隔件的下拉高度所界定的下部的区域内偏析的Pt。在一种优选的实施例中，间隔件在硅化物形成之前被下拉。硅化物首先通过在250℃~450℃的温度下的形成退火来形成。随后是，在450℃~550℃的温度下的偏析退火。Pt沿着硅化物层的垂直长度的分布在偏析区内具有峰值Pt浓度，以及Pt偏析区在峰值Pt浓度的一半处的宽度比在硅化物层的顶表面与下拉间隔件高度之间的距离的50%小。