[发明专利]伪同步时分复用

说明书

技术领域

本发明涉及数字电路，更具体地涉及具有数字信号的时分复用(TDM)的数字电路的设计。

背景技术

用时域复用方案发送数字信号的优势之一在于可采用共享单个传输信道的方式发送多个数字信号或信道信号。例如，TDM常常应用于ASIC(专用集成电路)和FPGA(现场可编程门阵列)设计中以减少用于与其它芯片通信的管脚数量。虽然芯片密度已经增加，但是管脚数量尚未跟上以使得基于TDM的通信更加具有吸引力。在ASIC中，可通过将ASIC设计的部分映射到FPGA上来建立原型。由于ASIC模块过去被设计为连接在单个芯片上，因此它们之间通常具有IC封装中可用的连接的5-10倍的连接。如果芯片之间的连接针对每个设计时钟循环被共享多次，则传输性能将会限制系统的速度。因此提高TDM传输速率是极其有价值的。

通常，TDM要么为同步的，要么为异步的。同步TDM可具有高性能，因为针对每个时钟循环可为待发送的信号分配单个时隙，从而允许高效利用可用时间。然而，维持多个IC之间的准确时钟同步可能既昂贵又困难，需要生成和分配与芯片互连所涉及的各个时钟相关联的高频时钟。无法维持芯片之间的准确同步限制了传输的速率。在延迟不重要的情况下，源同步传输和在FIFO(先进先出)中缓冲的使用可用于克服同步问题。然而，在诸如ASIC原型开发之类的很多应用中，对于延迟具有严格的约束，并且不能使用FIFO。

异步TDM使用与用户时钟不同步的高频传输时钟。代替地，针对每个设计时钟循环，数据被采样并发送多次，例如，在授予Drazen Borkovic和Kenneth S.McElvain的、题为“Methods and Apparatus for the Design and Analysis of Digital Circuits with Time Division Multiplexing(用于设计和分析具有时分复用的数字电路的方法和装置)”的美国专利No.7,007,254中，对此进行了描述。异步方案的优点在于，可分配具有宽松的同步约束的单个TDM时钟，并且由于反正传输隙也不与设计时钟同步，故无复杂的隙分配需要确定。在这种方案中，给定设计信号的连续采样之间的时间成为芯片到芯片的延迟的一部分。对于在很多不同的信号共享同一信道的情况下的高TDM比率来说，该过采样延迟可能会变得非常大，并成为该方案的主要缺陷。

因此，传统的TDM方案未能满足诸如ASIC原型之类的密集互连的多器件系统中的性能和资源要求，因而需要做出改进。

发明内容

本文中描述了用于设计具有伪同步时分复用的数字电路的方法和装置。本节中总结了本发明的某些实施例。

在本发明的至少一个实施例中，可根据传输时钟和设计时钟的周期来确定数据项传输隙的数量。数据项为多值符号，特殊情况是布尔(Boolean)值。可将用于数据项的传输隙的数量确定为隙的数量，使得数据项隙的总时间小于设计时钟的周期。大多数隙可用于发送数据项值，某些隙用于同步信息。

在本发明的一方面，可生成隙计数器的表示，隙计数器的范围大于传输隙的数量。计数器可由生成待发送的数据的设计时钟的沿进行复位。计数器值可用于控制选择和发送与各个编号的隙相关联的数据项的输入选择逻辑。

在本发明的另一方面，在接收芯片中，生成隙计数器的表示。接收方计数器的值可用于对数据值的流进行分配和/或解复用。

在本发明的又一方面，在所有数据项都已被发送之后(其可通过发送计数器计数过传输隙的数量来确定)，输入选择逻辑可选择和/或发送‘0’值。当计数器被复位至0时，输入选择逻辑可选择值‘1’，并且/或者在特定编号的隙(例如，隙0或隙1)中发送该值。在接收芯片或电路中，可针对接收方计数器生成复位发生电路。在接收计数器已计数过所有确定的隙编号之后，接收复位发生电路可等待输入数据流中‘0’到‘1’的变换，其识别值为‘1’的发送隙编号，并且计数器可被复位以与所识别的隙编号匹配。只要TDM时钟足够地快于设计时钟，则不管时钟频率如何变化，该机制都可维持发送电路和接收电路之间在隙编号上的一致。该机制的结果是无需设计时钟与传输时钟同步就能使所编号的数据项传输隙的位置相对于设计时钟沿粗略同步。这是一种无时钟同步的隙同步，故我们将该方法称之为伪同步TDM。

在本发明的另一方面，多个并行TDM信道可共享包括复位发生电路和计数器的同步元件中的某些或全部元件。于是，仅并行信道组中的单个成员需要发送同步数据，从而释放了再多几个传输隙以用于发送数据项。