[发明专利]Cu配线的形成方法

说明书

技术领域

本发明涉及Cu(铜)配线的形成方法。

背景技术

最近，半导体器件的配线图案的微细化日益发展，与此相伴，因配线的RC延迟等的问题而对配线的低电阻化提出了要求，作为配线材料正在渐渐地使用比在现有技术中使用的铝(Al)和钨(W)更加低电阻的Cu。

作为Cu配线的形成方法，已知的技术为：在形成有沟槽或孔的层间绝缘膜，使用以喷镀为代表的物理淀积法(PVD)形成由Ta、TaN、Ti等构成的障壁膜，并在其上同样通过PVD形成Cu晶种膜，接着，进一步在其上实施Cu镀层，填埋沟槽或孔以形成Cu配线(例如日本特开平11-340226号公报)。

但是，在具有交叉点结构的存储元件的制造过程，或配线工序与配线工序之间或配线工序的后续工序中，当500℃以上的高温工艺为必要时，在作为配线使用通过上述方法形成的Cu配线的情况下，进行这样的高温处理时，发生Cu迁移(migration)使得Cu聚集，导致在配线中形成空隙(void)，并导致配线的电阻值显著上升。因此，现状是，在配线形成后500℃以上的高温工艺为必要的用途中，重视热稳定性而使用电阻高的W。

发明内容

因为即使在这样的高温工艺为必要的情况下也存在RC延迟的问题，所以期望在这样的情况下也应用Cu配线。

因此，本发明的目的在于，提供能够形成在配线形成后存在500℃以上的高温工艺的情况下能应用的Cu配线的，Cu配线的形成方法。

根据本发明，提供一种Cu配线的形成方法，该Cu配线的形成方法实施有伴随500℃以上的温度的处理的后续工序，在该Cu配线的形成方法中，包括：在表面具有沟槽和/或孔的基板上的至少所述沟槽和/或孔的底面和侧面形成密接膜的工序，其中，该密接膜包括具有与Cu的晶格面间距的差为10％以内的晶格面间距的金属；在所述密接膜上以填埋所述沟槽和/或孔的方式形成Cu膜的工序；在所述Cu膜形成后的基板进行350℃以上的退火处理的工序；研磨所述Cu膜，仅残留所述Cu膜的对应于所述沟槽和/或孔的部分的工序；和在研磨后的Cu膜形成盖而成为Cu配线的工序。

附图说明

图1是表示本发明的一个实施方式的方法的流程图。

图2是在图1的流程图中所示的本发明的一个实施方式的方法的工序截面图。

图3是表示Cu膜的厚度为10nm时的作为密接膜使用Ru膜的情况和使用Ta膜的情况的退火温度与Cu膜的相对的电阻变化率的关系的附图。

图4是表示Cu膜的厚度是20nm时的作为密接膜使用Ru膜的情况和使用Ta膜的情况的退火温度与Cu膜的相对的电阻变化率的关系的附图。

图5是表示在厚度3nm的Ru膜上形成厚度50nm的Cu膜的情况下的Cu膜的状态的SEM照片。

图6是表示在厚度3nm的Ru膜上形成厚度50nm的Cu膜后，在Ar气氛中以650℃进行30min(分钟)退火的情况下的Cu膜的状态的SEM照片。

图7是表示在厚度3nm的Ru膜上形成厚度50nm的Cu膜，进而在其上形成厚度3nm的Ru膜后，在Ar气氛中以650℃进行30min(分钟)退火的情况下的Cu膜的状态的SEM照片。

具体实施方式

以下，参照附图，对本发明的实施方式进行说明。

图1是用于说明包含本发明的一个实施方式的Cu配线的形成方法的半导体装置的制造工序的流程图，图2是其工序截面图。

首先，准备在Si基板11上具有SiO₂膜等的层间绝缘膜12，在层间绝缘膜12形成有沟槽13的半导体晶片(以下简单地记作晶片)(步骤1，图2(a))。然后，在包含沟槽13的整个面以1～10nm，例如以4nm左右的厚度形成TaN、Ti等的障壁膜14(步骤2，图2(b))。这时的成膜能够用喷镀等的PVD来进行。

然后，至少在沟槽13的底面和侧面以1～5nm，例如以4nm的厚度形成密接膜15(步骤3，图2(c))。密接膜15是用于确保在其上成膜的Cu膜的密接性的膜，作为该密接膜15，使用具有与Cu的晶格面间距的差为10％以内的晶格面间距的金属的膜。作为这样的金属有V、Cr、Fe、Co、Ni、Mo、Ru、Rh、Pd、W、Re、Os、Ir、Pt。进一步优选与Cu的晶格面间距的差为5％以内，作为这样的金属有Fe、Co、Ni、Ru、Rh、Os。并且，在表1中表示主要金属的结晶型、晶格常数、米勒常数、晶格面间距、相对于Cu的晶格面间距的差(％)。

[表1]