[发明专利]低电压高速分频器

说明书

所属领域

本发明属于集成电路信号处理的技术领域，涉及一种带钟控晶体管的分频器，尤其涉及低电压高速分频器，用于无线射频频率合成器的锁相环以及相应的产品。

技术背景

源耦合逻辑电路是由双极电路的ECL结构演变而来，由于电路的摆幅小，因而电路的工作速度得以提高。源耦合逻辑(SCL)分频器以其宽工作范围、合适的功耗等优点在高速CMOS分频电路中占有重要比重。对于源耦合电路限制其速度的关键是负载电阻，小的负载电阻有利于减小时间常数，大的电阻则有利于信号的放大。为了满足低功耗的要求，电源电压越来越低，1V电源的电路设计变得越来越重要，前面提到的结构在1V的电压下，已经不能工作。

传统的二个触发器组成的主从触发器分频器结构如图1a的框图所示，它由主、从触发器01和02构成。已有技术传统锁存器的结构上带有时钟控制输入管，需要为其提供源漏电压V_dS1，传统静态负载源耦合逻辑分频器，电路正常工作的首先条件是要保证尾电流源晶体管和时钟控制管处于饱和区，假设输出信号摆幅为0.2V，那么电源电压

V_dd＞0.2+V_GS5+V_dS1+V_dS，Is  (1)

式中V_dS，Is为保证尾电流源正常工作电压，V_dS，Is要大于0.15V；而V_dS1为分频器的输入范围，至少要0.2V；V_GS5为晶体管的栅源电压，至少要0.65V；

传统静态负载源耦合逻辑分频器所需电源电压的最小值为：

V_dd，min＝0.2+0.65+0.2+0.15＝1.2V    (2)

众所周知，传统静态负载结构和改进型动态负载结构，当电源电压下降到1.2V以下时的工作频率将急剧下降，甚至不能正常工作。显而易见，传统静态负载结构和改进型动态负载结构的源耦合逻辑分频器，存在所需电源电压最小值高，分频器的工作频率又会随电源电压下降而急剧下降，甚至不能正常工的缺陷。

目前已有技术的文献，发表于《固态电路杂志(JOURNAL OFSOLID-STATE CIRCUITS，JSSC)》2005年第8期的论文“High-FrequencyCML Clock Dividers in 0.13μm CMOS Operating up to 38GHz”和2008年《固态电路会议(International Solid-State Circuits Conference，ISSCC)》的论文“3.5mW W-Band Frequency Divider with Wide Locking Range in 90nmCMOS Technology”，提出采用更小尺寸的工艺，如更低阈值电压的130nmCMOS和90nm CMOS的工艺。还有发表于《微波无线器件简报(IEEEMicrowave and Wireless Component Letter)》2006年第5期的论文“A WideLocking Range and Low Voltage CMOS Direct Injection-Locked FrequencyDivider”，提出采用类似于压控振荡器的注入锁定结构(ILFD)。上述已有技术虽然也可在较低的电压下工作，但是存在工艺和电路结构十分复杂的缺陷。

为此，本发明提出一种低电压结构分频器，对静态负载源耦合分频器的结构进行改进。

发明内容

本发明的目的是克服已有技术的工艺和电路结构十分复杂的缺陷，公开一种高速、低电压高速分频器，它的电路结构较为简单，在传统的静态负载源耦合锁存器结构上去除了时钟输入管，省去了一个晶体管的源漏电压V_dS1，可有效降低分频器所需电源电压的最小值。另外基于动态负载构思，添加一个时钟控制晶体管引入一控制维度，在采样阶段的负载电阻动态减小呈现为低阻，而在锁存阶段呈高电阻，凸现提高工作频率的优点，从而实现一种高速、低电压低功耗分频器，用于提供低电压的正交信号。

而本发明提出的低电压源耦合逻辑分频器由于减小了一个时钟输入晶体管的漏源电压V_dS1，所以，由(2)式计算可知，V_dd，max为1V。显然，本发明中的低电压源耦合逻辑分频器可在1V的电源电压下工作。