[发明专利]一种全数字时钟产生电路及全数字时钟产生方法

说明书

技术领域

本发明涉及时钟电路，具体的说是一种全数字时钟产生电路及全数字时钟产生方法。

背景技术

现有的数字逻辑电路设计中，经常需要对输入时钟进行任意正有理数的分频和倍频处理。输入时钟Fi和输出时钟Fo之间有如下关系：M＝Fo/((Fi/N))，也可描述为Fo/Fi＝M/N，其中M、N均为正整数。当M＞N时，就是倍频电路，当M不能整除N时，就是带有分数的倍频电路；当M＜N时，就是分频电路，当N不能整除M时，就是带有分数的分频电路。现有的数字电路通常需要采用一个锁相环路实现上述倍频电路和分频电路。而数字逻辑电路只有基本数字逻辑电路资源，没有锁相环路专用模块，所说的基本数字逻辑电路资源是指：组合逻辑、寄存器和存储器。增加锁相环路专用模块的数字时钟产生电路成本较高，实现较复杂。

发明内容

针对现有技术中存在的缺陷，本发明的目的在于提供一种全数字时钟产生电路及全数字时钟产生方法，在只使用基本数字逻辑电路资源条件下，实现任意正有理数的分频与倍频处理，提供满足系统应用要求的各种频率的同步时钟输出，无需单独配置锁相环路专用模块。

为达到以上目的，本发明采取的技术方案是：

一种全数字时钟产生电路，其特征在于，采用全数字逻辑电路，其结构如下：

电路的输入方向10包含一输入时钟Fi单元101，电路的输出方向30包含一输出时钟Fo单元304；输入时钟Fi单元101产生输入时钟Fi，输出时钟Fo单元304对外提供输出时钟Fo；

输入时钟Fi单元101的输出连接到Nk分频单元103的输入，Nk分频单元103的输出连接到时标产生单元104的输入，时标产生单元104的基准输入来自参考时钟Fr单元102；

时标产生单元104通过时标传送通道20与电路的输出方向30中的时标缓存单元302连通，

时标缓存单元302的基准输入来自参考时钟Frj单元301，时标缓存单元302的输出、参考时钟Frj单元301分别和相位比较时钟恢复单元303的一个输入连接，相位比较时钟恢复单元303的输出连接到输出时钟Fo单元304的输入。

在上述技术方案的基础上，所述电路的输入方向10和电路的输出方向30在同一个电路单元内，所述时标传送通道20为一信号连接线。

在上述技术方案的基础上，所述电路的输入方向10和电路的输出方向30分别在两个电路单元内，所述时标传送通道20为传送时标的数据通路。

在上述技术方案的基础上，所述参考时钟Fr单元102产生的参考时钟Fr与参考时钟Frj单元301产生的参考时钟Frj是同步时钟，且参考时钟Frj是参考时钟Fr的j倍频时钟，j≥1且j为整数；

当所述电路的输入方向10和电路的输出方向30在同一个电路单元内时，参考时钟Fr和参考时钟Frj是一个时钟，此时j＝1。

一种全数字时钟产生方法，其特征在于：

在电路的输入方向10，Nk分频单元103根据分频系数Nk，对输入时钟Fi单元101产生的输入时钟Fi进行正整数的分频处理，输出一时钟信号；

然后，时标产生单元104根据参考时钟Fr单元102产生的一个高稳定度的参考时钟Fr对Nk分频单元103产生的时钟信号的时钟周期进行测量，产生一个时标ST[i]的序列，i＝0，1，2，3……；

时标ST[i]的序列通过时标传送通道20从电路的输入方向10传送到电路的输出方向30；

在电路的输出方向30，先对最近接收到的j个时标ST[i]进行相加运算，j≥1且j为整数，产生一个新的时标STj[i]并将其存储到时标缓存单元302内，形成时标STj[i]的序列；

之后连续读取缓存的时标STj[i]，依据时标STj[i]和参考时钟Frj单元301产生的参考时钟Frj，通过相位比较时钟恢复单元303恢复出输出时钟Fo并送至输出时钟Fo单元304。

在上述技术方案的基础上，时标产生单元104的时标ST[i]产生，包括以下步骤：

1)将输入时钟Fi进行整数Nk分频得到时钟Fi/Nk；

2)采用参考时钟Fr测量时钟Fi/Nk每个周期有多少个节拍，该节拍值就是一个时标ST[i]的值；

3)根据输入时钟频偏要求和抖动要求，依据ST-E＜ST[i]＜ST+E条件，判断当前时标ST[i]是否为有效时标，E为最大时标误差绝对值，无单位；ST为输入方向产生时标，无单位，ST＝[Fr/(Fi/Nk)]；

4)如果有效则会进行下一步缓冲当前时标ST[i]，否则代表输入时钟Fi异常，丢弃当前时标ST[i]。