[发明专利]LTE系统中高速并行Turbo码的解码系统及方法

说明书

技术领域

本发明涉及一种解码系统及方法，尤其涉及长期演进(Long TermEvolution，LTE)系统中高速并行Turbo码的解码系统及方法。

背景技术

LTE系统中要求下行峰值速率达到100Mb/s，上行峰值速率达到50Mb/s，这对信道编码的解码速度提出了更高的要求，目前已应用到芯片设计中的Turbo解码算法，大多数是针对Rel 6的，如果LTE沿用Rel 6中的Turbo码解码方法，无法满足上述数据速率的要求。

针对LTE系统的Turbo码解码加速器的实现方案很多，已知的常见的方法如下：

一种是将Turbo码解码常用的滑动窗方法拓展为并行方法实现，Rel 6中Turbo码的解码器通常采用滑动窗方法，窗与窗是串行实现的，即上一个窗计算完毕再进行下一个窗的计算。而并行的滑动窗方法是多个滑动窗同时开始计算，每个窗预留一定长度的训练序列作为初值。在交织器设计方面，根据LTE系统的交织函数的特点，将LTE的交织函数进行分解，LTE系统的交织函数为P(i)＝(f₁*i+f₂*i²)modK，其中K为解码器输入比特的长度，f₁，f₂根据块长K的值取不同的值，具体取法请参见LTE协议3GPP TS 36.212V8.5.0中的表5.1.3-3。通常采用迭代的方式求出交织地址，令交织函数中的i＝i+1，得到P(i+1)＝P(i)+(f₁+f₂+f₂·2·i)modK，避免了乘方运算。

上述的滑动窗方法，窗的个数至少为4，实施时通常窗的个数为8或者16，如此导致窗的长度变短，由于每个窗均要预留一定长度(至少为16比特)的训练序列，当窗长度本身不是很长的情况下，训练序列占用的计算时间开销不容忽视，并且窗的长度和训练序列的长度变短，解码性能会受到很大影响。上述的交织地址的计算方式，虽然避免了乘方运算，但是每次计算交织地址，也会降低解码器的速度。

还有一些研究人员提出了Radix-4和Radix-8的快速处理方法，但由于这些方法关键路径增加，并且系统耗费资源也等量级增加，实际上还是通过成倍的增加计算单元和存储单元来换取成倍的速度，对解码加速器的性能并没有本质的改善。

发明内容

本发明目的在于提出一种并行的Turbo码的解码系统及方法，应用本发明提供的系统及方法，可应用很少的存储单元，实现高速解码，满足LTE系统高吞吐率的需求，并且具有很好的解码性能。

为解决上述问题，根据本发明的一种Turbo码的解码系统，该系统包括：

输入存储器，用以接收输入的经过编码的软信息；

输入控制器，与输入存储器连接，控制输入存储器的对软信息输入及将信息输出至Turbo码解码器中；

Turbo码解码器，具有多个最大后验概率算法实现单元(MAP单元)，该MAP单元从输入存储器取出软信息值进行迭代解码计算；

局部存储器，用于存储Turbo码解码器计算过程中产生的值；

输出控制器，用以控制Turbo码解码器硬判输出结果；

硬判输出存储器，存储Turbo码解码器硬判输出结果。

依据上述主要特征，所述的系统是一种应用于LTE系统中的8位并行的Turbo码解码系统。

依据上述主要特征，所述的输入存储器包括8个输入存储单元。

依据上述主要特征，所述的软信息依据系统位、第一校验位1和第二校验位2划分为三路信息。

依据上述主要特征，所述的码块长度小于768时，不进行分段处理，将三路信息存放在输入存储器的第一输入存储单元中；当码块长度大于768时，将三路信息分别分成8段存放在该输入存储器的8个不同的输入存储单元中。

依据上述主要特征，所述的Turbo码解码器具有8个MAP单元，当该8个MAP处于就绪(Ready)状态后，分别从8个不同的输入存储单元取出软信息值进行迭代解码计算。