[发明专利]快闪记忆体的操作方法

说明书

技术领域

本发明涉及一种记忆体的操作方法，特别是涉及一种快闪记忆体(FLASH memory)的操作方法。

背景技术

非挥发性记忆体技术是目前最受重视的记忆体技术，其中有一种以氧化物-氮化物-氧化物(Oxide-Nitride-Oxide；ONO)等具有电荷捕捉效果的结构来取代传统记忆胞的堆叠式记忆胞，因具有制作容易及高密度化的优点，所以已经受到各界的高度重视与研究，也可称为电荷捕捉型快闪记忆体。在电荷捕捉型快闪记忆体中，每一个记忆胞(memory cell)的ONO内可储存电荷，且储存的电荷会影响其临界电压Vth，且可感测此临界电压以表示资料。

目前发展出可储存两个状态以上的多位阶单元(Multi-levelCell，MLC)记忆胞，以增加储存密度，其“多阶”指的是电荷充电有多个能阶(即多个电压值)，如此便能储存多个位元的值于每个记忆胞中，如图1所示，图1是现有习知的一种电荷捕捉型快闪记忆体的俯视图。

在图1中，显示了字元线WL0～WL2、位元线BL1～BL2以及多个记忆胞10，且每一记忆胞10对应于一个字元线与两个位元线。不过，在记忆体尺寸愈来愈小的发展下，在单一记忆胞10中的两个储存位元100a与100b如存在4个的程序位准，则可能彼此发生交互作用，例如一个储存位元100a的储存电荷所产生的电场对于另一个储存位元100b在被操作时发生影响，而导致所谓的第二位元效应(2nd bit effect)102。

而且，在程序化记忆胞10的操作期间，由于程序电压是施加至所有连接至同一条字元线WL1的记忆胞，因此使储存位元100a受到左侧隔着位元线BL1的程序化扰乱(program disturbance)104。除此之外，随75nm节点(node)以下进展的记忆体，字元线WL0～WL2之间的距离也缩短的情况下，还会使储存位元100a、100b受到上下两个记忆胞10的储存位元的字元线干扰(Wordline interference)106。

图2是显示受到上述寄生效应影响的储存位元100a的电压分布图，其中4个程序位准对应于不同的临界电压分布，临界状态200、202、204以及206具有不同的临界电压分布范围并彼此间隔开。然而，随着晶粒尺寸愈来愈小，单一记忆胞的两个位元彼此所产生的第二位元效应会导致变大的临界电压分布208。而且，因为程序化扰乱的关系，会再增加临界电压分布210。然后，在字元线之间的距离愈来愈小的情形下，还会因为字元线干扰而进一步加大临界电压分布212。最终导致无法区分临界状态200与临界状态202，而使记忆体内所有记忆胞从原本的4个程序位准变为3个程序位准，只能当作1个位元操作。

由此可见，上述现有的快闪记忆体的操作方法在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的快闪记忆体的操作方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的快闪记忆体的操作方法存在的缺陷，而提供一种新的快闪记忆体的操作方法，所要解决的技术问题是使其可以避免记忆体受到第二位元效应(2nd bit effect)、程序化扰乱(Programdisturbance)与字元线干扰(Wordline interference)等效应影响，非常适于实用。

本发明另一目的在于，提供一种新的快闪记忆体的操作方法，所要解决的技术问题是使其能够比传统单位准单元(SLC)或多位准单元(MLC)记忆体增加1.5倍的储存密度(storage density)，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种快闪记忆体的操作方法，是用于操作由排列成阵列的多个储存位元构成的一快闪记忆体，所述操作方法包括以下步骤：多个储存位元中的一个储存位元具有数目为2ⁿ的程序位准(program level)时，将该储存位元四周相邻的储存位元设为具有数目为2^n-1的程序位准；同样地，多个储存位元中的另一个储存位元具有数目为2^n-1的程序位准时，将这个储存位元四周相邻的储存位元设为具有数目为2ⁿ的程序位准，其中每一程序位准对应于不同的临界电压分布。