[发明专利]乘法舍入实现方法和装置

说明书

技术领域

本发明实施例涉及浮点计算技术，尤其涉及一种乘法舍入实现方法和装置。

背景技术

现代微处理器的浮点处理单元一般都包含一个兼容电气电子工程师协会(Institute of Electrical and Electronics Engineers，简称IEEE)754标准的浮点乘法器。由于30％以上的浮点操作是浮点乘法操作，所以浮点乘法器是决定浮点处理单元性能的关键。

浮点乘法通常包括译码、生成部分积、部分积压缩、生成结果、以及将结果按规定模式进行舍入这几个步骤。浮点乘法在部分积压缩之后会得到进位保留形式(carry save)的结果，即进位保留进位结果(carry)与和结果(sum)这样两个数字串。现有技术基于进位结果与和结果得到最终舍入结果的方式是直接将进位结果与和结果相加按位相加，而后对相加值进行舍入运算来得到舍入结果。舍入操作通常是根据待截去部分的数值选择是否对未截去部分的最低位执行加1(本文描述技术方案时所列出的数值，若未经特别说明，则均表示为二进制数值)操作来实现的。

但是，在进行本发明的研究过程中，发明人发现现有技术存在如下缺陷：浮点数的二进制表示形式为01.x_-1x_-2......x_-(n-1)x_-(n)，其中n为自然数，在单精度计算中，规定n＝23，在双精度计算中，规定n＝52。浮点数的十进制取值范围为(2，1]。在进位结果与和结果相加后，最高位可能产生进位，即发生溢出的情况。对于不溢出情况则按照上述方案对未截去部分的最低位进行处理，但是当出现溢出情况时，数值需要右移一位，则应该对未截去部分最低位的前一位进行处理。现有技术中，若由于舍入操作而导致溢出，那么就需要再进行一次舍入操作，即将因溢出而右移的一位进行舍入操作，这样导致计算效率较低，影响了浮点处理单元的性能。

发明内容

本发明实施例提供一种乘法舍入实现方法和装置，以提高浮点乘法器舍入操作的执行效率，改善浮点处理单元的性能。

本发明实施例提供了一种乘法舍入实现方法，包括：

分别获取浮点数进位保留形式的进位结果与和结果，其中，所述浮点数划分为高位、L位、R位和黏着位，所述L位为保留部分的最低位，所述高位为保留部分除L位以外的其余部分，所述R位为截去部分的最高位，所述黏着位为截去部分除R位以外的其余部分；

将进位结果与和结果的高位和L位分别采用半加器相加，将R位采用全加器相加，以获取二次进位结果与二次和结果，并同时获取所述高位相加后的高位溢出值，其中，所述全加器采用根据当前舍入模式设定的输入进位值作为输入进位；

根据当前舍入模式获取L位的进位值与和位值；

将L位的和位值作为舍入结果的L位，当识别到L位的进位值为0时，将所述二次进位结果与二次和结果的高位相加之和作为舍入结果的高位，当识别到L位的进位值为1时，将所述二次进位结果与二次和结果的高位相加之和再加1作为舍入结果的高位。

本发明实施例还提供了一种乘法舍入实现装置，包括：

至少L+2个半加器和一个全加器，用于分别获取浮点数进位保留形式的进位结果与和结果，其中，所述浮点数划分为高位、L位、R位和黏着位，所述L位为保留部分的最低位，所述高位为保留部分除L位以外的其余部分，所述R位为截去部分的最高位，所述黏着位为截去部分除R位以外的其余部分，所述L+2个半加器用于进行所述进位结果与和结果的高位和L位的相加操作，以获取二次进位结果与二次和结果，并同时获取所述高位相加后的高位溢出值，所述全加器用于进行所述进位结果与和结果的R位的相加操作；

输入进位存储器，用于存储所述输入进位值，为所述全加器提供输入进位；

进位与和位获取模块，用于根据当前舍入模式获取L位的进位值与和位值；

并行前缀加法器，用于计算获取所述二次进位结果与二次和结果的高位相加之和，以及获取所述二次进位结果与二次和结果的高位相加之和加1；

结果获取模块，用于将L位的和位值作为舍入结果的L位，当识别到L位的进位值为0时，将所述二次进位结果与二次和结果的高位相加之和作为舍入结果的高位，当识别到L位的进位值为1时，将所述二次进位结果与二次和结果的高位相加之和再加1作为舍入结果的高位。

本发明的技术方案，能够提高浮点乘法器舍入操作的执行效率，改善浮点处理单元的性能。

附图说明

图1为本发明实施例一提供的乘法舍入实现方法的流程图；