[发明专利]用于双向数据链路的有效的时钟控制方案

说明书

技术领域

本发明的实施例总体上涉及数据通信技术。更具体地说，实施例涉及用于时钟控制在两个接口之间的双向数据链路上的数据交换的技术。

背景技术

图1说明了根据用于在处理设备102和存储器设备(例如，随机存取存储器(RAM)152)之间的双向封装到封装的数据通信的现有技术的系统100。处理设备102的处理接口104协调对交换到处理单元102的数据或交换来自处理单元102的数据进行缓冲(例如，经由接收先入先出(FIFO)缓冲器Rx FIFO 120和/或发送缓冲器Tx FIFO 110)。处理接口104例如可以包括处理设备102的模拟前端。RAM接口150代表RAM 152协调数据交换。

用于处理单元102的处理接口104可以包括发送路径112中的发送锁存器114，其用于将数据从Tx FIFO 110携带到双向链路DQ 140，而用于RAM 152的RAM接口150可以包括接收路径162中的接收锁存器164，其用于将数据从DQ 140携带到RAM 152。由处理单元102将数据写入RAM152可以包括由发送锁存器114和接收锁存器164进行的受时钟控制的锁存。以相对应的形式，RAM接口150包括在发送路径172中的发送锁存器174，其用于将数据从RAM 152携带到DQ 140，而处理接口104包括在接收路径122中的接收锁存器124，其用于将数据从DQ 140携带到Rx FIFO120。由处理单元102读取RAM 152中数据包括由发送锁存器174和接收锁存器124进行的受时钟控制的锁存。

为了时钟控制去向/来自DQ 140的数据的锁存，处理接口104的数据的时钟源130电路例如基于接收的基准时钟信号CLK_Ref 135来生成时钟信号CLK_W 142。除了驱动发送锁存器114和接收锁存器124的受时钟控制的锁存之外，CLK_W 142也被提供到RAM接口150以用于接收锁存器164中到RAM 152的数据的受时钟控制的锁存和/或用于发送锁存器174中到DQ140的数据的受时钟控制的锁存。在从处理接口104接收CLK_W 142的过程中，RAM接口105需要包括信号恢复电路(例如，清除电路180)以过滤来自CLK_W 142的噪声分量，其中所述噪声分量通过在处理接口104生成和/或从处理接口104发送引入的。

为了时钟同步，现有的时钟控制设计像时钟源103那样物理地位于处理设备102的中间位置，以便提供通过处理器的时钟树的较短的时钟/相位分布。因此，现有的数据处理技术依靠系统100的“处理器侧”以将来自处理器侧时钟源的时钟信号提供给“存储器侧”，以用于协调存储器侧的去向/来自DQ 140的数据的锁存。由于这种处理器接口至少消耗了处理器侧上有价值的衬底表面区域，所以将时钟信号提供给存储器设备接口是值得的。

附图说明

在附图的图示中，以示例的方式而非限制的方式说明了本发明的各种实施例。

图1是说明实现用于双向数据链路的锁存的现有技术的系统的部件的框图。

图2是说明根据实施例的实现双向数据链路的受时钟控制的锁存的系统的部件的框图。

图3是说明根据实施例的实现受时钟控制的锁存的系统的部件的框图。

图4是说明根据实施例的实现受时钟控制的锁存的系统的部件的框图。

图5是说明根据实施例的用于锁存双向数据链路的算法的部件的顺序图。

图6是说明根据实施例的时钟源的框图。

具体实施方式

如本文所述，一些实施例提供用于锁存在两个集成电路(IC)封装之间的双向数据链路的数据的有效的时钟控制结构。第一IC封装可以包括一个或多个存储器设备的第一接口，以及第二IC封装可以包括处理设备的第二接口，所述处理设备被配置以经由第一和第二接口之间的双向数据链路访问一个或多个存储器设备。第一IC封装可以包括时钟源以生成用于锁存去往和/或来自双向数据链路的数据的时钟信号。时钟源例如可以包括，例如锁相环(PLL)电路。

在一些实施例中，第一接口可以使用由时钟源生成的时钟信号来锁存数据，所述数据在双向数据链路上入站到第一IC封装。可替代地或此外，可以将由时钟源生成的时钟信号从第一IC封装发送到第二IC封装。响应于从第一IC封装接收时钟信号，第二接口可以对去往和/或来自双向数据链路的数据进行锁存。例如，第二接口可以使用接收的时钟信号(或其派生的)锁存进入的数据和/或重新定时外发的数据的锁存。