[发明专利]缩短Turbo乘积码的编译码方法

说明书

技术领域

本发明涉及通信技术领域中的前向纠错方法，特别是有关于一种缩短Turbo乘积码的编译码方法。

背景技术

在通信系统中，为了提高数据传输的可靠性，在信息发送之前，需要按照一定的规则，在数据流中加入冗余，以便接收端能够进行误码检测和校正。Turbo乘积码是近十余年来发展的一种性能优异的纠错码，它将Turbo码中的迭代译码思想引入乘积码中，使其具有非常好的纠错能力和更低的错误平层，能大大改善系统性能。Turbo乘积码的分量码构造简单，易于实现，而且各分量码可以采用并行译码，达到较高的数据速率，非常适合于高性能、高吞吐量的通信系统，有着良好的应用前景。为了适应通信系统对不同码率的需求，可以将前面若干个信息位的值全部置为零，构成了缩短码。缩短Turbo乘积码的编译码原理与Turbo乘积码相同。

2008年申请号为200810207929.6的专利“Turbo乘积码优化编译码算法的FPGA实现方法”给出了一种可实现的编译码方案。该编译码方法的主要发明点在于实现了Turbo乘积码优化编码方式，即待编码数据传输至随机存取内存中，编码器从随机存取内存中逐行或逐列读入，并采用Turbo乘积码进行行或列编码，所有行或列编码完毕后再逐列或逐行进行编码，将编码后的数据写入输出内存中。当输出内存存满时，先输出帧头，然后读出输出内存中的整块数据，并以0或1或其他冗余信息补足数据块之间的时钟空隙，并根据码率需要，对信息位进行缩短。实际上，这种先进行行(列)编码，再进行列(行)编码的方法会产生较大的编码时延。

Leroux等人在2008年10月的IEEE Signal Processing Systems发表的论文“A highly parallel Turbo product code decoder withoutinterleaving resource”，设计了能够并行处理所有行或列的全并行SISO译码器和只处理一行或列的连续SISO译码器，使得在两次迭代之间可以直接传递外信息而不需要额外的存储资源。在全并行SISO译码器中，得到软输入信息序列硬判决译码的伴随式和全校验位后，其他测试序列的译码伴随式和全校验位并行计算得到，各个候选码字的度量则根据测试序列译码后最不可靠位、伴随式指示的纠正位和全校验位的变化情况计算得到。虽然文中介绍的方法可以节省两次迭代之间的存储资源并达到较高的数据吞吐量，但是其代价是候选码字及其度量的全并行计算造成的大量逻辑资源和存储资源的消耗，当分量码码长较大时，现有硬件可能无法满足译码器对于资源的要求。尤其对于缩短Turbo乘积码，当各行或列的码长不一致时，全并行SISO译码器并不适用。

发明内容

本发明的目的在于提供一种适合于缩短Turbo乘积码的编译码方法，能够有效地降低编译码的复杂度，提高吞吐量，当码长较大时能够很好的平衡译码复杂度和吞吐量，同时也能更好地支持通信系统对于各种码率的不同需求。

为实现上述目的，本发明提供了一种基于BCH码或者扩展BCH码的缩短Turbo乘积码的编码方法，包括如下步骤：

1、对缩短Turbo乘积码信息序列进行行或列编码；

2、对行或列编码产生的每一个行或列分量码码字进行并行编码：

(2.1)判断分量码码字中各比特的位置信息；

(2.2)读取状态信息，根据比特的位置信息读取该比特所在列或列的分量码编码电路上一次更新后的状态；

(2.3)更新状态信息，根据比特值和状态，经过分量码编码电路后得到本次列或列分量码编码的状态信息；

3、判断编码是否完成：

(3.1)若待编码信息序列完成最后一行或列的编码，则判编码已完成，并输出Turbo乘积码的码字；

(3.2)若待编码信息序列未完成最后一行或列的编码，则判编码未完成，转回到步骤(1)继续进行下一行或列编码。

本发明提供了一种基于BCH码或者扩展BCH码的缩短Turbo乘积码的译码方法，具体步骤如下：

1、生成软输入信息序列的硬判决序列；

2、在软输入信息序列中选择最不可靠位；

3、根据硬判决序列和最不可靠位生成测试序列；

4、对测试序列译码生成候选码字：

(4.1)对软输入信息序列进行硬判决译码，可以得到硬判决序列的伴随式；

(4.2)根据分量码生成多项式得到与最不可靠位相应的本原域元素幂的向量；