[发明专利]用于初始化延迟锁定环的方法和装置

说明书

背景技术

图1是现有技术的常规延迟锁定环(DLL)100的框图。DLL的主要功能是通过对齐两个时钟信号的上升沿而对这两个时钟信号进行同步。外部提供的时钟信号CK由时钟缓冲器101进行缓冲，以提供基准时钟信号CKref，该基准时钟信号CKref耦合至压控延迟线(VCDL)102和相位检测器(PD)104。压控延迟线102产生DLL输出时钟信号CKout，该输出信号是Ckref的延迟形式，并通过被称作时钟树的缓冲结构而路由至设备内的各个电路。

反馈时钟信号CKf在时钟树分支的终端节点处被抽头引出，或通过把输出时钟信号CKout施加到时钟树分支的拷贝即拷贝延迟电路103而获得，并被反馈至PD 104。拷贝延迟电路103还被称作延迟模型或时钟树分支拷贝，再现了由时钟树的多级缓冲结构所添加到输出时钟信号CKout的所有延迟。该延迟包括经过逻辑门和缓冲器的所有传播延迟，以及由长引线的寄生阻抗而引起的延迟。最终同步的反馈时钟信号CKf在时钟树的每个分支的末端输出。由VCDL 102产生的延迟是可变的，而且可以通过施加到VCDL 102的可变控制电压Vc来控制。DLL使用对由VCDL 102产生的延迟的改变能力，通过把时钟信号(CKref，CKf)的上升沿对齐，对基准时钟信号CKref和反馈时钟信号CKf进行同步。

相位检测器104典型地在UP和DOWN输出信号上产生可变宽度的脉冲，取决于基准时钟信号CKref和反馈时钟信号CKf之间的相位差。UP和DOWN输出信号上的可变宽度脉冲由电荷泵105和耦合至电荷泵105的输出端的环路滤波器106进行积分，以便为VCDL 102提供可变的控制电压Vc。控制电压Vc确定了由VCDL 102添加到基准时钟信号CKref的延迟，从而对反馈时钟信号CKf和基准时钟信号CKref的上升沿进行对齐。同时，电荷泵105和环路滤波器106组成了控制电压发生器107。

图2是示出了典型控制电压Vc与受控延迟之间的特性曲线的图表。该特性曲线是非线性的，并且包括平坦区202、最优区200和陡峭区204。在平坦区202中，相对小的延迟范围需要控制电压Vc发生宽的变化。

在陡峭区204中，控制电压Vc的小变化会提供大的延迟范围。因此，VCDL在陡峭区204中具有很高的灵敏度，因为控制电压Vc上的小噪声干扰会导致延迟发生大的变化，从而导致时钟抖动的增加。在这种高灵敏度的情况下，更加难以提供稳定、非振荡的环路操作。

在“最优区”200中，延迟的变化相对于控制电压的变化是适中的。因此，工作在“最优区”中的DLL 100不会具有振荡、漂移或累积噪声。

锁定点是该特性曲线中能够锁定DLL的任意点。该特性曲线上可以存在多个锁定点。工作点是DLL在正常操作期间被锁定的锁定点。设计DLL时一个重要的方面是，在该特性曲线中选择正确的工作点，并在上电或复位后快速地把DLL引入且锁定至该工作点。这个过程典型地被称作DLL初始化。适当的DLL初始化确保了良好的DLL性能和稳定的锁定。

选择正确的工作点把控制电压Vc设置为与稳定工作区相关的目标电压电平。为了确保稳定的DLL操作，应当把DLL初始化为VCDL延迟与控制电压特性曲线的“最优区”200中的工作点。

在DLL已经达到该工作点后，由于工作条件的变化，例如温度和电源的变化，该工作点会发生移动。因此，DLL设计中另一个重要的方面是，在工作条件发生变化时，保持工作点处于延迟与电压特性曲线上的锁定点的预定界限内。控制电压Vc的变化被限制为最多是电源电压的变化，通常控制电压Vc的变化小于电源电压的变化。因此，图2所示的延迟与控制电压特性曲线在两端是不是无限的，而且当工作条件变化时，工作点可能会漂移至该特性曲线的左界限或右界限，而且DLL将最终失去锁定。如果把DLL初始化为过于接近该特性曲线两端中任一端的工作点，则上述情况出现的概率尤其高。

优选地把工作点锁定至该特性曲线左侧的锁定点，因为这是具有更好抗噪性的区域。然而，如果工作点过于接近该特性曲线的左端，则DLL可能由于工作条件的变化而达到该特性曲线的左界限。这种情况在图3A和3B中示出。