[发明专利]实现IRIG-B信号解码校时的方法

说明书

本申请为申请日是2009年4月7日、申请号是200910048933.7、发明名称是“基于CPCI总线的IRIG-B信号解码校时卡装置及其方法”的发明专利申请的分案申请。

技术领域

本发明涉及嵌入式计算机平台领域，特别涉及嵌入式计算机分布式系统校时技术领域，具体是指一种基于CPCI总线的IRIG-B信号解码校时卡装置及其方法。

背景技术

电力系统通常采用事件顺序(SOE，Sequence Of Event)来确定电力故障的先后，进行电力系统故障推理分析的依据，SOE时间的正确性直接会影响到故障分析的结果。

产生这些SOE的正是诸如：测控装置、微机保护装置、故障录波装置、PMU装置、小电流选线装置、消弧线圈自动装置、AVQC装置、状态监测装置、直流绝缘监测装置等信息采集控制的微机装置，这些微机装置根据自身的不同原理和特点分别成为监控系统、继电保护故障信息分析系统、状态在线监测分析系统、WAMAP系统等电力生产调度、电力运行维护分析、电力故障分析、电力故障预测分析的基本单元。

只有保证微机装置的系统时钟的正确，才能保证事件记录的时间的正确可用，所以各微机装置的时钟同步问题就显得十分重要。

目前在现有技术中，常规的微机装置产品基本上采用脉冲方式(PPM、PPS)，该方式简单实用，但需要外部补充年、月、日、时、分、秒的时间信息，如果与主站配合不好，会带来很大的误差，给电力系统故障分析带来很大的困难，无法体现GPS的优越性。

IRIG(Inter-Range Instrumentation Group)是美国靶场司令部委员会的下属机构，称为“靶场时间组”。IRIG时间标准有两大类：

(1)一类是并行时间码格式，这类码由于是并行格式，传输距离较近，且是二进制，因此远不如串行格式广泛；

(2)另一类是串行时间码，共有六种格式，即A、B、D、E、G、H。

它们的主要差别是时间码的帧速率不同。B码的主要特点是时帧速率为1帧/s；携带信息量大，经译码后可获得1、10、100、1000c/s的脉冲信号和BCD编码的时间信息及控制功能信息；高分辨率；调制后的B码带宽，适用于远距离传输；分直流、交流两种；具有接口标准化，国际通用。IRIG-B(DC)时间码格式是常规的公知技术，请参阅图1所示，其帧速率为1帧/s，可将1帧(1s)分为10个字，每字为10位，每位的周期均为10ms。每位都以高电平开始，其持续时间分为3种类型：2ms(如二进制“0”码和索引标志)、5ms(如二进制“1”码)和8ms(如参考码元，即每秒开始的第一字的第一位；位置标志P0～P9，即每个字的第十位)。第一个字传送的是秒(s)信息，第二个字是分(min)信息，第三个字是时(h)信息，第四、五个字是日(d)(从1月1日开始计算的年积日)。另外，在第八个字和第十个字中分别有3位表示上站和分站的特标句柄元。

由此可见要对IRIG-B信号进行解码并识别必须进行脉宽检测，在目前的技术方案中还没有一种完整的实现方案，另外要将IRIG-B解码数据送给主CPU，还要通过CPCI总线进行传送。

CPCI(压缩PCI，CompactPCI)是计算机PCI总线在嵌入式领域的扩展，硬件结构改金手指板卡连接为IEC 2mm高密度针孔连接，总线规范规定了背板上各插槽之间，系统槽与背板，I/O模板与背板之间严格的互连关系，定义了背板、模板和前后面板的结构和尺寸。定义P1支持32位PCI操作，P1和P2支持64位PCI操作，P3、P4和P5留给用户使用或作为总线扩展用。规范还为33MHz和66MHz工作频率的Clock信号分布，定义了严格的设计规则。规范还定义了系统管理总线，并为背板上每个插槽定义了唯一对应的物理地址。CPCI系统由金属外壳和前、后面板组成的整体导电以及电路设计，使得CPCI具有电磁辐射屏蔽和静电释放能力，表现出良好的电磁兼容性。因此CPCI(Compact PCI)总线嵌入式计算机在工业生产领域表现出极高的安全可靠性。

发明内容

本发明的目的是克服了上述现有技术中的缺点，提供一种能够将各微机装置的本地时钟保持同步、有效控制时钟误差、结构简单实用、工作性能稳定可靠、适用范围较为广泛的基于CPCI总线的IRIG-B信号解码校时卡装置及其方法。

为了实现上述的目的，本发明的基于CPCI总线的IRIG-B信号解码校时卡装置及其方法如下：