[发明专利]半导体器件及半导体器件制造方法

说明书

相关申请的交叉参考

本申请包含与2009年8月20日向日本专利局提交的日本优先权专利申请案JP2009-190645中所揭露的内容相关的主题，在此将该日本优先权专利申请案的全部内容以引用的方式并入本文中。

技术领域

本发明涉及半导体器件及半导体器件制造方法。

背景技术

最近，半导体器件及半导体集成电路中的元件朝着微细化发展的趋势已造成了使接触电阻增大的问题。同时，人们已利用一种旨在通过以应力施加材料对沟道形成区域施加应力来提高载流子迁移率的技术，做出了许多尝试来改良电路晶体管的特征。

关于接触电阻增大的问题，例如，C.Auth等人在“45nm High-k+Metal Gate Strain-Enhanced Transistor(VLSI Sym.Tech.Dig.，第128页，2008年)”(非专利文件1)中揭露了一种凹槽形状(沟槽)接触部。此出版物旨在通过由具有内部应力的金属材料制成的接触部来提高载流子迁移率。

日本专利申请案JP-A-2001-291770(专利文件1)揭露了一种用来减小接触电阻的技术，该技术中：在下部层间绝缘层上以环绕源极/漏极区域的方式形成有绝缘壁，并且在设于上述绝缘壁及控制电极的侧面上的第一侧壁间隔层上形成有接触插头。各金属插头将该接触插头连接至设置在形成于整个表面上的上部层间绝缘层上的各布线。

图26A是非专利文件1的半导体器件的局部剖面示意图。图26B是图示了层间绝缘层的示意性俯视图。如这两图所示，与源极/漏极区域相接触的凹槽形状的第一接触部被形成在形成于整个表面上的层间绝缘层中，且凹槽形状的第二接触部被形成为与栅极电极的顶面相接触。在图26B中，为清楚起见，接触部和层间绝缘层由不同的阴影线表示。凹槽形状的第一接触部和第二接触部暴露于该层间绝缘层的顶面上。因此，需要一种能避开该层间绝缘层上的这些凹槽形状的接触部的布线布局。这使得难以自由地设计布线，并且布线需要延伸很长的距离，从而增大了布线电阻或电容及电路块的面积。当要在栅极电极和源极/漏极区域上同时形成凹槽形状的第二接触部和第一接触部时，以不同的厚度对层间绝缘层进行蚀刻。由于栅极电极的过蚀刻时间长于源极/漏极区域的时间，因而存在着栅极电极将会被蚀刻损坏的可能性。

在日本专利申请案JP-A-2001-291770中所揭露的技术中，由于接触插头和控制电极仅由第一侧壁间隔层隔开，因而在接触插头与控制电极之间很可能出现短路。此外，由于接触插头是以侧壁的形式而形成的，因而在接触插头和与其连接的金属插头之间很可能出现位置错位(position misregistration)。此外，当元件隔离区的宽度由于电路微细化而被制作得较窄时，由于金属插头和与靠近元件隔离区设置的接触插头连接的金属插头之间的距离缩短，因而金属插头之间很可能出现短路。为此，日本专利申请案JP-A-2001-291770中所揭露的技术不适合于微细化工艺，并且通过此技术难以实现电路面积的缩小。

发明内容

因此，需要适合于微细化工艺的半导体器件及半导体器件制造方法，它们应允许进行更自由的布线设计，并且在形成连接至栅极电极的接触部及连接至源极/漏极区域的接触部时不可能造成问题。

本发明第一实施方式的半导体器件包括：(A)源极/漏极区域及沟道形成区域，它们形成于基板中；(B)栅极电极，它隔着栅极绝缘膜形成于所述沟道形成区域上；(C)第一层间绝缘层，它形成于所述源极/漏极区域上；(D)第一接触部，它们形成于所述第一层间绝缘层中并分别连接至各所述源极/漏极区域；(E)第二层间绝缘层，它形成于所述栅极电极、所述第一层间绝缘层及所述第一接触部上；(F)第二接触部，它们形成于所述第二层间绝缘层的位于所述第一接触部上的各部分中；以及(G)布线，它们形成于所述第二层间绝缘层上并分别连接至各所述第二接触部。并且，所述栅极电极、所述第一接触部及所述第一层间绝缘层的顶面都位于同一平面内。所述第一接触部具有凹槽形状。所述第二接触部具有孔形状。