[发明专利]制造器件的方法

说明书

技术领域

本发明涉及使用一系列退火处理制造器件的方法，更具体而言，涉及通过使用一系列退火处理来消除位错缺陷而制造的逻辑NFET器件、制造具有增强的器件性能的NFET器件和设计结构的方法。

背景技术

半导体器件衬底内的机械应变可以通过例如增加半导体器件中的载流子迁移率来调整器件性能。也就是，公知在半导体器件内的应变可以增强半导体器件特性。因此，为了改善半导体器件的特性，分别在n型器件(例如，NFET)和/或p型器件(例如，PFET)的沟道中产生拉伸和/或压缩应变。

然而，沿特定方向的相同的应变分量，例如，拉伸应变或压缩应变可以改善一种类型器件(即，n型器件或p型器件)的器件特性，同时会不利地影响另一类型器件的特性。因此，为了最大化在集成电路(IC)器件内的NFET和PFET二者的性能，应该对NFET和PFET不同地设计和施加应变分量。

使用不同的工艺和不同的材料组合来在FET中选择性地产生应变。例如，为了提高器件性能，已经开发了应力记忆技术(SMT)。在SMT中，应力衬里(liner)包封NFET器件，然后对NFET器件进行高温退火。高温退火可以为1100℃以上。非晶化扩展离子注入、高温退火和应力衬里的组合在NFET器件的栅极附近的Si中产生堆垛层错性缺陷。在退火之后，通过化学蚀刻去除应力氮化物衬里，然而，应力的效果在NFET器件内保留。该效应称为应力记忆技术(SMT)。

因为在高应力和高温工艺条件的影响下堆垛层错可以作为位错核位置，因此位错倾向于主要出现在高迁移率NFET上。已发现位错缺陷与在器件的逻辑侧上的应力膜的位置相符。该位错开始于一个堆垛层错的端部，并在高温(约1100℃)和应力的影响下，在[100]面上朝向栅极电极移动。已经发现，位错终止在Si的表面(Si的侧壁)处或终止于另一堆垛层错处。

堆垛层错具有沿111堆垛方向的额外的面或缺失的面。堆垛层错的深度和密度可依赖于工艺条件而变化。通常，在再结晶工艺期间的应力越大，沿栅极产生的堆垛层错的密度越高。堆垛层错可终止在单晶Si的局部位错中或终止在Si表面处。局部位错相对固定；然而，如上所述，层错的端部在适当的工艺条件(即，高温和高应力)下可以作为位错的源。

在否则为完美的单片晶体结构中的位错缺陷导致了电学和光学特性的不希望的且突然的改变。但当位错跨过结时，位错可造成结泄漏。在图1a和图1b的器件中示出了位错缺陷。因此，位错缺陷削弱了器件性能，即，造成高的器件泄流。事实上，对于NFET器件，已经发现泄漏在约10-40μA的范围内。

因此，在现有技术中存在克服高性能器件的上述缺陷和限制的需要。

发明内容

在本发明的一方面中，一种制造器件的方法包括在栅极结构之上形成应力衬里和对所述栅极结构和应力衬里进行低温退火处理以形成堆垛力(stacking force)。该方法还包括从所述栅极结构剥离所述应力衬里和对所述栅极结构进行激活退火。

在本发明的一方面中，一种制造逻辑NFET的方法包括在晶片上形成栅极结构和在所述栅极结构之上沉积应力材料。该方法还包括在第一温度下对所述栅极结构和应力衬里进行低温退火处理以及从所述栅极结构剥离所述应力衬里。该方法还包括在高于所述第一温度的第二温度下进行激活退火。

在本发明的一方面中，一种形成NFET器件的方法包括：在晶片上形成栅极结构；在所述栅极结构和部分的所述晶片上沉积应力材料；对所述应力材料、栅极结构和晶片进行约550℃到约650℃的范围的低温退火以在所述栅极结构之下形成堆垛层错；从所述栅极结构和所述部分的所述晶片剥离所述应力材料；以及在高于所述低温退火的温度下对所述栅极结构和晶片进行激活退火。

在本发明的另一方面中，提供了一种用于设计、制造或测试集成电路的在机器可读介质中具体化的设计结构。所述设计结构包括本发明的结构和/或方法。此外，提供了一种在计算机辅助设计系统中的用于产生逻辑NFET器件的功能设计模型的方法，其包括在此描述的步骤。

附图说明

通过本发明的示例性实施例的非限制性实例，在参考以下多个附图而进行的下面的详细说明中描述了本发明。

图1a和1b示出了在栅极之下具有位错缺陷的逻辑NFET结构；

图2-5示出了根据本发明的一方面的结构和各处理步骤；

图6示出了根据本发明的一方面的最终的逻辑NFET器件和各处理步骤；

图7示出了根据本发明的一方面的具有应力分量(堆垛力(stackingforce))的逻辑NFET器件；以及