[发明专利]用于尺寸缩小性工艺的SPICE模型建立方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种用于尺寸缩小性工艺的SPICE模型建立方法。

背景技术

尺寸缩小性工艺(shrink process)是芯片代加工厂推出的特色工艺。一般在某一技术节点成熟工艺的基础上，制定相关的尺寸缩小规则进行版图修改，使客户原有的设计电路可直接流片。这样，既缩小了电路的面积，又提高客户原有的设计电路的使用效率。

现有尺寸缩小性工艺的SPICE模型建立方法是按MOS器件尺寸缩小后的实际尺寸提取对应的尺寸缩小性工艺的SPICE模型如BSIM模型。提取后的模型不做任何模型参数和仿真网表的改动。而客户在仿真时不能直接利用原设计中尺寸缩小前的尺寸，因此，客户必须在网表中更新所有MOS器件的实际尺寸即尺寸缩小后的尺寸，这样大大降低了仿真效率。

发明内容

本发明所要解决的技术问题是提供一种用于尺寸缩小性工艺的SPICE模型建立方法，能节约技术开发成本、提高仿真效率。

为解决上述技术问题，本发明提供的用于尺寸缩小性工艺的SPICE模型建立方法，包括如下步骤：

步骤一、按MOS器件实际缩小后的尺寸提取BSIM模型。

步骤二、通过增加电路仿真器中SCALE即任意尺寸缩放参数的选项功能并使所述SCALE参数等于尺寸缩小性工艺的尺寸缩小系数来对模拟网表进行修正；其中所述尺寸缩小系数的范围为大于等于0.5且小于1。

步骤三、对所述BSIM模型的XL模型参数和XW模型参数进行修正，其中XL模型参数即为工艺带来的MOS器件沟道长度的误差变量，所述XW模型参数即为工艺带来的MOS器件沟道宽度的误差变量。修正方法为使所述XL模型参数等于所述MOS器件沟道长度的调整变量，所述XW模型参数等于所述MOS器件沟道宽度度的调整变量。其中所述MOS器件沟道长度的调整变量的范围为大于等于0微米且小于1微米，所述MOS器件沟道宽度的调整变量的范围为大于等于0微米且小于1微米。

本发明能使芯片代加工厂无需开发新的电路设计环境，能节约相应的技术开发成本。通过本发明方法，电路设计者可直接仿真尺寸缩小前的原有电路设计就可得到基于尺寸缩小性工艺的实际器件及电路性能，能大大提高电路仿真的效率。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是本发明方法流程图。

具体实施方式

现有的尺寸缩小性工艺都有一套对应的尺寸缩小规则，对于MOS器件一般有以下的尺寸关系：

L_shrink＝L_original×RATIO+OFFSETL

W_shrink＝W_original×RATIO+OFFSETW

其中，L_shrink为尺寸缩小后的所述MOS器件沟道长度，L_original为尺寸缩小前的所述MOS器件沟道长度，RATIO为尺寸缩小系数，RATIO的范围为0.5≤RATIO＜1.0，OFFSETL为所述MOS器件沟道长度的调整变量，OFFSETL的范围为0微米≤OFFSETL＜1微米。W_shrink为尺寸缩小后的所述MOS器件沟道宽度，W_original为尺寸缩小前的所述MOS器件沟道宽度，OFFSETW为所述MOS器件沟道宽度的调整变量，OFFSETW的范围为0微米≤OFFSETW＜1微米。

如图1所示为本发明方法的流程图，本发明实施例用于尺寸缩小性工艺的SPICE模型建立方法包括如下步骤：

步骤一、按MOS器件实际缩小后的尺寸提取BSIM模型。即在模型提取过程中，MOS器件尺寸全部采用L_shrink和W_shrink。

步骤二、通过增加电路仿真器中SCALE参数的选项功能并使所述SCALE参数等于尺寸缩小性工艺的尺寸缩小系数也即设定SCALE＝RATIO来对模拟网表进行修正。其中所述尺寸缩小系数的范围为大于等于0.5且小于1。其中所述模拟网表为原有的MOS器件实际尺寸缩小前的设计电路的模拟网表。