[发明专利]一种用于全数字锁相环的时间-数字转换装置及方法

说明书

技术领域

本发明涉及无线通信领域，具体而言，本发明涉及一种用于全数字锁相环的时间-数字转换装置及方法。

背景技术

近年来，个人无线通信市场迅猛发展，各种业务层出不穷。手持终端设备向着低成本、低功耗、大屏幕、高集成度等方向发展。随着CMOS集成电路工艺尺寸的不断缩小，电路的集成化程度越来越高，这使得芯片单位面积上的晶体管数目越来越多，这样单位面积上产生的热量就越来越大。这不但影响了系统的性能，而且影响了产品的可靠性和寿命。大屏幕LED与众多的业务需求意味着较多的功耗和较短的电池寿命。因此，低功耗设计已经成为无线通信系统设计中一个重要的问题。

TDC(Time to Digital Converter，时间-数字转换器)是电子学领域用来测量两个事件时间间隔、并将其数字化的重要模块。近年来，随着ADPLL(All-Digital Phase-Locked Loop，全数字锁相环频率综合器)的提出和发展，时间-数字转换器又找到了新的应用领域，成为构成全数字锁相环频率综合器的重要模块。传统的时间-数字转换器分为三种：第一种是基于游标尺延时链的时间-数字转换器，它采用两条不对称的延时链，它的优点是可以提高时间-数字转换器的精度，缺点是需要很多的延时链级数才能实现高精度，这样就会有很大的功耗，而且增加芯片的面积，不利于集成。第二种是基于反相器延时链的时间-数字转换器，它采用两条对称的反相器延时链，它的优点是结构简单，易于实现，缺点是精度依赖于CMOS工艺，这实际上增加了芯片的成本。第三种是融合了反相器延时链与时间放大器的时间-数字转换器，它的延时链结构与上述第二种结构相同，同时增加了时间放大器用来提高时间-数字转换器的精度，它的优点是精度高，并且不依赖于CMOS工艺。缺点是实现复杂，时间放大器的性能对工艺偏差比较敏感，这就使得电力的鲁棒性降低。同时，由于增加了时间放大器及其辅助电力模块，整体的功耗会增加。这三种结构还有一个共同的重要问题，就是通过延时链的信号往往是一个高频时钟信号，这就使得延时单元在工作期间不停的高速翻转。实际上有些时候这些翻转是没有必要的，这就浪费了大量的功耗。在全数字锁相环中，时间-数字转换器的功耗占整体功耗的30％到40％。综上所述，降低时间-数字转换器的功耗对于实现低功耗全数字锁相环以及低功耗无线通信系统有着十分重要的意义。

发明内容

本发明的目的旨在至少解决上述技术缺陷之一，特别针对降低时间-数字转换的功耗，提出了一种用于全数字锁相环的时间-数字转换装置及方法。

为实现上述目的，本发明的实施例一方面提出了一种用于全数字锁相环的时间-数字转换装置，包括功耗管理模块和时间-数字转换模块。

其中，功耗管理模块，用于生成窗口信号，并根据所述窗口信号调制高频时钟，得到调制后的高频时钟。功耗管理模块包括计数器、与门、触发器和锁存器，所述与门分别与所述计数器和所述触发器相连接，所述触发器与所述锁存器相连接；

时间-数字转换模块，用于根据来自所述功耗管理模块的调制后的高频时钟和参考时钟获取采样信号，并将所述采样信号译码并输出。时间-数字转换模块包括反相器延时链、采样单元和译码单元，所述反相器延时链与所述采样单元相连接，所述采样单元与所述译码单元相连接。

本发明实施例的另一方面还提出了一种用于全数字锁相环的时间-数字转换方法，包括如下步骤：

利用功耗管理模块生成窗口信号，包括生成所述窗口信号的上升沿TGFR和下降沿TGFF，并根据所述窗口信号调制高频时钟，得到调制后的高频时钟，

时间-数字转换模块根据所述功耗管理模块调制后的高频时钟和参考时钟获取采样信号，在所述参考时钟的上升沿得到采样信号，并将所述采样信号译码并输出。

根据本发明实施例提供的用于全数字锁相环的时间-数字转换的装置及方法，针对现有的时间-数字转换器功耗过大的问题，在已有的时间-数字转换器的基础上增加一个功耗管理模块，可以有效的降低功耗。电路仿真表明，本发明提出的低功耗时间-数字转换器整体功耗与普通的时间-数字转换器相比，功耗降低了约87％。

本发明提出的上述方案，对现有系统的改动很小，不会影响系统的兼容性，而且实现简单、高效。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为根据本发明实施例的时间-数字转换的装置的结构框图；