[发明专利]半导体器件

说明书

本申请要求2010年1月29日提交的韩国专利申请10-2010-0008721的优先权，其全部内容通过引用并入本文。

技术领域

本发明的示例性实施例涉及半导体器件，更具体地说，涉及具有用于将输入信号延迟并输出的延迟线的半导体器件。

背景技术

诸如双数据速率同步动态随机存取存储器的同步半导体存储器件使用与从外部设备输入的外部时钟同步的内部时钟，将数据传送至诸如存储控制器CTRL的外部设备以及从诸如存储控制器CTRL的外部设备接收数据。

为了在存储器件与存储控制器之间稳定地传送数据，重要的是使从存储器件输出的数据与从存储控制器传送至存储器件的外部时钟在时间上同步。

与内部时钟同步地从存储器件输出数据。在最初的模块中，内部时钟与外部时钟同步地被传送到存储器件，但当内部时钟通过存储器件内的组成元件时，内部时钟被延迟(内部延迟时间)，因此，当内部时钟从存储器件输出时，内部时钟可能不再与外部时钟同步。

因此，为了稳定地传送从存储器件输出的数据，在总线上加载数据时，应补偿内部时钟的内部延迟时间，使得内部时钟与从存储控制器传送的外部时钟同步，因而准确地定位于外部时钟的边缘或中心处。

如上所述，在总线上加载数据时，应补偿内部时钟的内部延迟时间。这里，内部时钟是当从存储控制器传送的外部时钟通过基于传送数据的存储器件内的组成元件来模型化的延迟电路时获得的延迟时钟。由于基于传送数据的存储器件内的组成元件来模型化的延迟电路的延迟量不能更改，因此现有技术中使用进一步延迟内部时钟的相位直至内部时钟的相位与外部时钟的相位同步的方法。

然而，难以预先计算内部时钟与外部时钟之间的相位差。而且，根据存储器件的驱动环境，内部时钟与外部时钟的间的相位差可在任何时候改变。因此，在根据控制信号而自由地改变延迟量的延迟电路中延迟内部时钟，以使内部时钟的相位与外部时钟的相位准确地同步。

此外，当存储器件的驱动环境最差时，内部时钟与外部时钟之间的相位差可达到几乎一个时钟周期(即，1 tck)。为了在满足最差驱动环境条件的同时使内部时钟的相位与外部时钟的相位准确地同步，通常利用具有大范围变化的延迟量的延迟电路来延迟内部时钟，该延迟量根据控制信号而改变。

因此，使用满足上述延迟电路的上述条件的下述延迟线来使内部时钟的相位与外部时钟的相位同步。

图1为说明具有延迟线的现有技术的半导体器件的方框图。

参见图1，具有延迟线的现有技术的半导体器件包括用于将输入信号IN_SIG延迟的上部延迟线10、用于将输入信号IN_SIG延迟的下部延迟线12以及用于控制上部延迟线10和下部延迟线12的延迟量的延迟控制器14。具有延迟线的现有技术的半导体器件进一步包括相位混合器16，用于将从上部延迟线10输出的第一输出信号OUT_SIG1的相位与从下部延迟线12输出的第二输出信号OUT_SIG2的相位进行混合，从而产生最终输出信号OUT_SIG_F。

考察上部延迟线10和下部延迟线12的结构，多个NAND门串联耦合，并且在该多个串联耦合的NAND门中，设计了具有预定间隔的NAND门来接收输入信号IN_SIG。然而，输入信号IN_SIG将被传送到哪一个NAND门是根据从延迟控制器14输出的延迟控制码CON_1<1>、CON_1<2>、...、CON_1<N>、CON_2<1>、CON_2<2>、...、CON_2<N>来确定的。

下文将描述具有以上结构的现有技术的半导体器件的操作。

首先，参见图1，上部延迟线10和下部延迟线12被设计为在延迟线内的四个位置中的一个位置处具有NAND门作为该多个串联耦合的NAND门中能够接收施加的输入信号IN_SIG的NAND门。这是因为假设在图1中对应于两个NAND门的延迟量为单位延迟量。

换言之，通过将输入信号IN_SIG延迟来产生最终输出信号OUT_SIG_F的过程包括在相位混合器16中将从上部延迟线10输出的第一输出信号OUT_SIG1的相位与从下部延迟线12输出的第二输出信号OUT_SIG2的相位进行混合从而产生并且输出最终输出信号OUT_SIG_F的过程。因此，可以理解，从上部延迟线10输出的第一输出信号OUT_SIG1与从下部延迟线12输出的第二输出信号OUT_SIG2可相差两个单位延迟量(2×单位延迟量)，该两个单位延迟量对应于通过四个NAND门的延迟，在此情况下，最终输出信号OUT_SIG_F的延迟量发生对应于两个NAND门的单位延迟量的改变。