[发明专利]一种通信协议处理器中超时定时器的硬件设计结构

说明书

技术领域

本发明属于协议处理器设计技术领域，尤其涉及一种通信协议处理器中超时定时器的硬件设计结构。

背景技术

协议处理器主要实现对某种通信协议(如蓝牙协议、USB协议等)进行处理的功能，协议处理器中一股的数据流模型包括物理层、链路层、网络层、传输层和应用层。在通信协议的处理中，必不可少的一个功能模块就是超时定时功能模块。超时定时指的是每发送一帧数据都需要开始计时，当接收到该数据帧的应答帧时就停止计时。如果在超过定时器所规定的时间内还没有接收到应答帧时，就表示发送的数据帧被丢失或者应答帧被丢失，需要重新发送该数据帧或者表示通信链路出错需要进行通信链路状态的协商再重新进行数据帧的发送。通过这种机制可以了解通信链路的状态和保证通信的正确性和稳定性，是通信协议中必不可少的功能模块。目前这种超时定时器的设计都是使用软件来设计的，利用通信协议处理器中嵌入式处理器的硬件定时器，采用单向链表结构、双向链表结构或者循环链表结构设计实现的。但是随着通信协议处理器的吞吐量的提高，软件需要定时的数据帧的数目大量增加，就会使链表表项的数目增多，从而增加软件进行链表表项查找、插入、删除等操作的复杂性和所消耗的时间，影响通信协议处理器的性能。另外，软件设计的超时定时器所实现的精度受到嵌入式处理器所支持的硬件定时器精度的限制，比如嵌入式处理器的硬件定时器的精度为30ns，那么超时定时器所能达到的精度只能大于等于30ns。

发明内容

为解决上述超时定时器精度不高及工作速度慢而影响协议处理器性能的问题，本发明提供了一种通信协议处理器中超时定时器的硬件设计结构。

本发明采用的技术方案是：一种通信协议处理器中超时定时器的硬件设计结构包括控制逻辑模块、定时器模块、多路选择器、比较器模块、或逻辑模块、超时表格模块和过滤器，所述控制逻辑模块分别与所述定时器模块、所述多路选择器、所述超时表格模块、所述比较器模块和所述过滤器连接，用于控制整个超时定时器电路各个模块的协调工作，同时协调与嵌入式处理器的通信；所述过滤器的输出的关键字信号连接到所述超时表格模块；所述定时器模块的输出分别与所述控制逻辑模块和所述多路选择模块连接；所述多路选择器的输出和所述超时表格模块的输出分别与比较器模块连接，所述比较器模块的输出分别连接到所述或逻辑模块和所述控制逻辑模块。

所述超时表格模块包括多个超时表项，每个超时表项中设置的关键字、有效标志、超时时间和超时标志一一对应，其中关键字根据协议类型不同，选择能够进行一帧数据唯一标识的帧的序列号、序列标志号、交换标志号及其组合中的一种，有效标志表明该表项是否已被占用，超时标志表明该关键字对应的帧在传输过程中是否已经超时。

所述比较器模块包括多个比较器，所述比较器的数目与所述超时表项的数目一致。每一超时表项与多路选择器的输出共同输入到一个比较器，比较器的输出结果表明是否超时。

所述定时器模块包括多个不同精度的定时器。

所述多路选择器的输入端与所述多个不同精度的定时器的输出端连接。

所述控制逻辑模块包括接收控制逻辑子块、发送控制逻辑子块、嵌入式处理器接口模块、寄存器堆模块、控制超时表格读写模块和超时值计算模块；所述寄存器堆模块分别与所述接收控制逻辑子块、所述发送控制逻辑子块、所述嵌入式处理器接口模块、所述控制超时表格读写模块和所述超时值计算模块连接；所述发送控制逻辑子块、所述超时值计算模块和所述控制超时表格读写模块依次连接，所述控制超时表格读写模块的输出分别与所述超时表格模块和所述多路选择器的控制端连接，所述控制超时表格读写模块还与所述比较器模块的输出连接；所述嵌入式处理器借口模块还与外部嵌入式处理器连接。

所述接收控制逻辑子块的输入为接收帧控制信号，并对其进行处理后传递给过滤器的控制端，用于启动过滤器来提取关键字。

所述发送控制逻辑子块的输入为发送帧控制信号，并对其进行处理后传递给超时值计算模块的控制端，用于启动超时值计算功能。

所述寄存器堆模块包括配置寄存器、使能寄存器、中断寄存器和状态寄存器。

所述超时值计算模块的输出为所述寄存器堆模块中设定的超时值与所述定时器模块中选定精度的定时器当前值的和，所述超时值计算模块通过控制超时表格读写模块将该计算得到的超时值写入超时表格模块中没有被占用的超时表项。