[发明专利]模拟数字转换器、固体摄像器件及照相机系统

说明书

相关申请的交叉参考

本申请包含与2009年4月17日向日本专利局提交的日本优先权专利申请JP 2009-100604所揭露的内容相关的主题，因此将该日本优先权专利申请的全部内容以引用的方式并入本文。

技术领域

本发明涉及一种A/D(模拟/数字)转换器，其可应用于以CMOS(互补金属氧化物半导体)图像传感器为代表的固体摄像器件中，本发明还涉及固体摄像器件及照相机系统。

背景技术

对于CMOS图像传感器，可使用与普通CMOS型集成电路相同的制造工艺来进行制造，且可由单个电源来执行驱动，此外，采用了CMOS工艺的模拟电路和逻辑电路可混合于同一芯片上。

因此，CMOS图像传感器具有多个显著的优势，例如能够减少周边集成电路(IC)的数量。

电荷耦合器件(CCD)输出电路的主流是1通道(1-ch)输出，其使用了具有浮动扩散部(FD：floating diffusion)层的FD放大器。

另一方面，CMOS图像传感器在各个像素处具有FD放大器，输出的主流是列并行(column-parallel)输出型，在该列并行输出型中，选定像素阵列中的给定一行像素并且在列方向上同时读取这些像素。

这是因为：难以利用设置在各像素中的FD放大器来获得足够的驱动能力，因而有必要降低数据率(data rate)，因此，并行处理是有利的。

对于列并行输出型CMOS图像传感器中的像素信号读出(输出)电路，人们已经提出了很多种。

这些电路中最先进的形式之一是在每一列中均具有模拟数字转换器(analog-digital converter；以下缩写为ADC)的类型，在该类型中，像素信号作为数字信号而被取出。

安装有列并行型ADC的CMOS图像传感器被揭露于例如日本专利申请特开JP-A-2005-278135(专利文献1)中以及W.Yang等人所著的“An Integrated 800×600 CMOS Image System”，ISSCC Digest of TechnicalPapers，pp.304-305，Feb.，1999(“一种集成的800×600CMOS成像系统”，ISSCC技术论文文摘，第304-305页，1999年2月)(非专利文献1)中。

图1是显示出安装有列并行ADC的固体摄像器件(CMOS图像传感器)的配置实例的框图。

如图1所示，固体摄像器件1包括像素部2、垂直扫描电路3、水平传输扫描电路4以及含有ADC组的列处理电路组5。

固体摄像器件1还包括数字模拟转换器(digital-analog converter；以下缩写为DAC)6以及放大器电路(S/A)7。

像素部2是由单位像素21按矩阵状态进行排列而构成的，每一个单位像素21均具有光电二极管(光电转换元件)和像素内放大器。

在列处理电路组5中，排列有多列的列处理电路51，这些列处理电路51分别形成每一列中的ADC。

每一个列处理电路(ADC)51均包括有比较器51-1，该比较器51-1用于将参考电压Vslop与通过垂直信号线从每一行线的像素获得的模拟信号相比较，该参考电压Vslop是通过把由DAC 6生成的参考电压变为台阶形状而获得的斜坡波形(RAMP)。

每一个列处理电路51还包括有锁存器(存储器)51-2，该锁存器(存储器)51-2用于对比较器51-1的比较时间进行计数并存储该计数结果。

列处理电路51具有n位(n-bit)数字信号转换功能，并对应于构成列并行ADC块的各个垂直信号线(列线)8-1至8-n而排列着。

各个存储器51-2的输出被连接至具有例如k位(k-bit)宽度的水平传输线9。并且，与水平传输线9对应地设置有k个放大器电路7。

图2显示了图1的电路的时序图。

在每一个列处理电路(ADC)51中，在比较器51-1中把被读取到垂直信号线8的模拟信号(电位Vsl)与变为台阶形状的参考电压Vslop相比较。

此时，在锁存器51-2中执行计数，直到模拟信号电位Vsl的电平与参考电压Vslop的电平相交并且比较器51-1的输出反转时为止，然后，将垂直信号线的电位(模拟信号)Vsl转换为数字信号(A/D转换)。

在一次读取中进行两次A/D转换。

在第一次转换中，将单位像素21的复位电平(P阶段)读取至垂直信号线8(8-1至8-n)，并进行A/D转换。

该复位电平P阶段包括了根据各个像素的偏差。